[发明专利]一种半导体存储器及其制备方法在审

申请号：	201811043342.6	申请日：	2018-09-07
公开（公告）号：	CN110890365A	公开（公告）日：	2020-03-17
发明（设计）人：	不公告发明人	申请（专利权）人：	长鑫存储技术有限公司
主分类号：	H01L27/108	分类号：	H01L27/108
代理公司：	上海光华专利事务所(普通合伙) 31219	代理人：	余明伟
地址：	230000 安徽省合肥市***	国省代码：	安徽;34
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摘要：	本发明提供一种半导体存储器及其制备方法，在半导体衬底上形成多个间隔排布的有源区；在半导体衬底上沿预定方向形成位线接触窗；沿垂直于预定方向的方向形成字线，以将位线接触窗切断，两条字线中间形成独立的位线接触窗。减小了黄光对准形成位线接触窗的难度，避免了现有技术中形成位线接触孔对准偏差造成的电阻过大的问题。在位线接触窗上方形成位线；允许其与位线接触窗之间具有一定的偏移量，这样既可以实现良好的接触，又能减小电阻。沿字线的平行方向在有源区之间形成隔离线介质层；在字线、位线及所述隔离线介质层之间填充第二导电材料形成导电层。通过字线隔离层和位线隔离层作为侧壁实现存储接触窗之间的自对准隔离，可操作性强。
搜索关键词：	一种半导体存储器及其制备方法
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摘要：本申请实施例提供一种半导体结构及其形成方法，该方法包括：提供基底，基底包括阵列区和外围区；在阵列区的基底上形成多个第一绝缘结构，在外围区的基底上形成第二绝缘结构；在相邻的第一绝缘结构中形成第一开口，第一开口暴露出第一绝缘结构的侧壁顶部；在第一开口的侧壁及底部，同时在第二绝缘结构上沉积牺牲层；在外围区的第二绝缘结构和牺牲层中，形成第二开口，其中，第二开口暴露出牺牲层的侧壁；至少在第一开口侧壁顶部的牺牲层的表面和第二开口侧壁的牺牲层的表面，形成保护层；去除第一开口底部的牺牲层；去除阵列区和外围区的保护层，以在所述阵列区和所述外围区分别形成第一接触孔和第二接触孔。

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摘要：提供了一种半导体装置，所述半导体装置包括：基底；位线结构，位于基底上；第一接触结构，位于位线结构的侧壁上；第二接触结构，位于位线结构上并且跨过位线结构与第一接触结构分隔开；以及绝缘图案，位于位线结构与第一接触结构之间。第二接触结构覆盖位线结构的顶表面的至少一部分。绝缘图案包括从绝缘图案的与位线结构直接相邻的侧壁突出的突起。突起沿与基底的顶表面平行的第一方向突出。

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摘要：本发明提供一种存储器结构及其制造方法。所述存储器结构包括电容器以及晶体管。晶体管设置在电容器上方，且与电容器电性连接。所述晶体管包括第一源极/漏极层、沟道柱、栅极、栅介电层、掺杂层、间隔层以及第二源极/漏极层。第一源极/漏极层与电容器电性连接。沟道柱设置在第一源极/漏极层上。栅极设置在沟道柱的侧壁上。栅介电层设置在栅极与沟道柱之间。掺杂层设置在沟道柱的侧壁上，且位于栅极上方。间隔层设置在栅极与第一源极/漏极层之间以及栅极与掺杂层之间。第二源极/漏极层设置在沟道柱上或沟道柱中。第一源极/漏极层与第二源极/漏极层为第一导电类型，且掺杂层为第二导电类型。

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摘要：本公开实施例公开了一种存储器及其制作方法、存储器系统，所述存储器的制作方法包括：提供半导体层，所述半导体层中设置有多个晶体管单元，所述晶体管单元包括沿第一方向呈对称分布的第一晶体管和第二晶体管；所述第一晶体管和第二晶体管均包括沿所述第一方向延伸的半导体主体、覆盖所述半导体主体的一个侧面的栅极结构以及分别在所述半导体主体沿所述第一方向上两个端部处的第一电极和第二电极；所述第一方向为所述半导体层的厚度方向；在所述半导体层上利用沉积工艺沉积金属化合物材料层；去除部分金属化合物材料层，形成多个连接结构；每个连接结构与一个第一电极连接；在所述连接结构上形成存储结构。

半导体器件及其制作方法以及存储器系统-202211228114.2
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申请日： 2022-10-09 - 公布日： 2022-12-23 - 主分类号： H01L27/108
摘要：本公开实施例公开了一种半导体器件及其制作方法以及存储器系统，所述半导体器件包括：第一半导体结构，包括晶体管、第一电容以及第二电容；其中，所述第一电容位于所述晶体管的一端，所述第一电容中的一个电极与所述晶体管的漏极耦接；所述第一电容被配置为存储数据的电容，所述第二电容被配置为CMOS控制电路中的电容。

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摘要：该发明公开了一种半导体结构极其形成方法和三维存储器，所述半导体结构包括：基底，基底具有读取字线和读取位线；读取晶体管，读取晶体管包括第一沟道层和第一栅极层，第一沟道层至少由第一栅极层底部到顶部方向部分包围第一栅极层，读取晶体管分别与读取字线和读取位线耦合；写入位线和写入字线；写入晶体管，写入晶体管包括第二沟道层且位于读取晶体管上，写入字线至少由第二沟道层侧壁方向部分包围第二沟道层，写入晶体管分别与写入字线、写入位线和第一栅极层耦合。根据本发明的半导体结构，增加了沟道有效面积，控制能力增强，集成度高，有利于实现进一步微缩。

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摘要：本公开实施例公开了一种半导体结构及其制作方法以及存储器系统，所述制作方法包括：提供半导体层，形成覆盖所述半导体层的牺牲层；蚀刻所述牺牲层和所述半导体层以形成柱状结构；其中，所述柱状结构包括半导体柱和牺牲部，所述牺牲部覆盖所述半导体柱的一端；形成围绕所述柱状结构的第一绝缘层；去除所述牺牲部以形成第一凹槽，所述第一凹槽的底部显露所述半导体柱；在所述第一凹槽中形成接触部。

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申请日： 2022-10-25 - 公布日： 2022-12-23 - 主分类号： H01L27/108
摘要：本公开实施例提供一种半导体器件及其制造方法，所述方法包括：提供半导体结构，所述半导体结构包括衬底和在所述衬底上的多个呈阵列排布的晶体管柱；对每个所述晶体管柱的顶端进行刻蚀以形成第一凹槽；在所述第一凹槽中依次形成金属硅化物层和第一金属层；所述金属硅化物层覆盖所述第一凹槽底部和侧壁；所述第一金属层填满所述第一凹槽。

半导体存储器结构及其形成方法-202110696550.1
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摘要：本发明实施例提供一种半导体存储器结构，其包含半导体基板、设置于半导体基板上的位线、设置于位线一侧的介电衬层、设置于半导体基板上的电容接触件、以及设置于半导体基板上的填充件。位线沿着第一方向延伸。介电衬层包含设置于位线的侧壁上的第一氮化物衬层、设置于第一氮化物衬层的侧壁上的氧化物衬层、以及设置于氧化物衬层的侧壁上的第二氮化物衬层。在垂直第一方向的第二方向上，电容接触件借由第一氮化物衬层、氧化物衬层以及第二氮化物衬层与位线间隔。在第二方向上，填充件的宽度大于电容接触件的宽度。本发明实施例亦提供形成一种上述半导体存储器结构的方法。

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申请日： 2021-03-19 - 公布日： 2022-12-23 - 主分类号： H01L27/108
摘要：一些实施例包含一种具有电容器接触区的集成组合件。含金属互连件与所述电容器接触区耦合。第一绝缘材料介于所述含金属互连件之间。第二绝缘材料在所述第一绝缘材料上方。第三绝缘材料在所述第二绝缘材料上方。第一电容器电极延伸通过所述第二及第三绝缘材料，并且与所述含金属互连件耦合。第四绝缘材料邻近所述第一电容器电极。电容器极板电极邻近所述第四绝缘材料，并且通过所述第四绝缘材料与所述第一电容器电极间隔。一些实施例包含形成集成组合件的方法。

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摘要：提供了一种半导体存储器件，该半导体存储器件包括：器件隔离图案，在基板中并限定彼此间隔开的第一有源部分和第二有源部分，其中第一有源部分的中心邻近第二有源部分的端部；跨越第一有源部分的中心的位线；在位线和第一有源部分之间的位线接触；以及在第二有源部分的该端部上的第一存储节点焊盘。第一存储节点焊盘包括第一焊盘侧壁和第二焊盘侧壁。第一焊盘侧壁邻近位线接触。第二焊盘侧壁与第一焊盘侧壁相反。当在平面图中观看时，第二焊盘侧壁在远离位线接触的方向上是凸起的。

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摘要：本申请涉及半导体装置及用于形成避免其短路的布线结构的方法。半导体装置包含：衬底；在所述衬底上方的存储器单元区；在所述衬底上方的外围区，所述外围区与所述存储器单元区相邻；及多个第一及第二字线，其跨越所述存储器单元区及所述外围区延伸；其中所述多个第一字线及所述多个第二字线彼此交替地布置；并且其中所述外围区中的所述第一字线的长度长于所述外围区中的所述第二字线的长度。

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申请日： 2022-06-07 - 公布日： 2022-12-20 - 主分类号： H01L27/108
摘要：本发明涉及一种具有改进的可靠性的半导体器件及其制造方法。根据本发明实施例的制造半导体器件的方法可以包括：在衬底之上形成多个位线结构；在位线结构之间形成线形状开口；在线形状开口的边缘上形成止挡件结构；在每个线形状开口中填充线图案；通过刻蚀线图案来形成多个接触插塞和多个隔离凹槽；以及在隔离凹槽中填充插塞隔离层。

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申请日： 2022-03-02 - 公布日： 2022-12-20 - 主分类号： H01L27/108
摘要：本公开的实施例涉及集成组合件和形成集成组合件的方法。一些实施例包含一种集成组合件，所述集成组合件含有包含一或多种过渡金属的第一结构且含有在所述第一结构上方的第二结构。所述第二结构具有直接抵靠所述第一结构的第一区域且具有通过间隙区域与所述第一结构间隔开的第二区域。所述第二结构包含具有选自周期表的第13族的至少一个元素以及选自所述周期表的第15族和第16族的至少一个元素的半导体材料。离子化合物在所述间隙区域内。一些实施例包含一种形成集成组合件的方法。

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摘要：一种半导体器件包括：衬底，所述衬底包括单元区域和围绕所述单元区域的界面区域，所述衬底包括在所述单元区域中限定有源区的器件隔离层并且在所述界面区域中包括区域隔离层；栅极结构，所述栅极结构在所述单元区域中在第一水平方向上延伸，所述栅极结构被掩埋在所述衬底中并且与所述有源区相交；位线结构，所述位线结构与所述栅极结构相交并且在与所述第一水平方向相交的第二水平方向上延伸；以及多个虚设栅极结构，所述多个虚设栅极结构在所述界面区域中在所述第一水平方向上延伸并且在所述第二水平方向上彼此间隔开。所述多个虚设栅极结构被掩埋在所述区域隔离层中并且在所述第二水平方向上与所述栅极结构间隔开。

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摘要：提供了一种半导体装置。所述半导体装置包括：基底，包括单元区域和外围电路区域；导电结构，在单元区域和外围电路区域上，导电结构在与基底的上表面平行的第一方向上延伸；栅极结构，在外围电路区域上，栅极结构在第一方向上与导电结构间隔开；间隔件，接触栅极结构的侧壁；以及第一覆盖图案，接触导电结构的在第一方向上的端部的侧壁以及间隔件的侧壁，其中，间隔件和第一覆盖图案包括不同的绝缘材料。

半导体器件及制造其的方法-201711180587.9
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摘要：本发明涉及半导体器件及制造其的方法。提供一种半导体器件。该半导体器件包括：衬底，其包括包含第一区域和第二区域的单元区域以及比邻近第一区域更邻近第二区域的周边区域；分别设置在第一区域和第二区域中的第一下电极和第二下电极；分别设置在第一下电极和第二下电极的外壁上的第一下支撑图案和第二下支撑图案；上支撑图案，其设置在第一下电极和第二下电极的外壁上，并且在第一下支撑图案和第二下支撑图案上且与第一下支撑图案和第二下支撑图案间隔开；电介质层，其设置在第一下电极和第二下电极、第一下支撑图案和第二下支撑图案以及上支撑图案的表面上；以及上电极，其设置在电介质层的表面上，其中第一下支撑图案的厚度小于第二下支撑图案的厚度。

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申请日： 2018-02-13 - 公布日： 2022-12-20 - 主分类号： H01L27/108
摘要：一些实施例包含一种具有与竖直延伸半导体柱相关联的晶体管的设备。所述晶体管包含位于所述竖直延伸半导体柱内的上部源极/漏极区域、位于所述竖直延伸半导体柱内的下部源极/漏极区域及位于所述竖直延伸半导体柱内且介于所述上部与下部源极/漏极区域之间的沟道区域。所述晶体管还包含沿着所述沟道区域的栅极。字线与所述晶体管的所述栅极耦合。数字线与所述晶体管的所述下部源极/漏极区域耦合。可编程装置与所述晶体管的所述上部源极/漏极区域耦合。主体连接线位于所述字线上方且与所述字线平行地延伸。所述主体连接线具有穿透到所述竖直延伸半导体材料柱中的横向边缘。所述主体连接线具有不同于所述半导体材料柱的组成。

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摘要：本公开实施例涉及半导体领域，提供一种半导体结构，包括：衬底及位于衬底上的阵列结构；阵列结构包括第一晶体管阵列和第二晶体管阵列，第一晶体管阵列包括多个第一半导体柱，第二晶体管阵列包括多个第二半导体柱；存储结构，位于第一晶体管阵列与第二晶体管阵列之间；存储结构包括多个第一电容和多个第二电容，第一电容包括与第一半导体柱顶面电接触的第一电极，第二电容包括与第二半导体柱底面电接触的第二电极，第一电容和第二电容之间设有共用电极；引线结构，引线结构包括至少一个电极引线，电极引线与共用电极电接触，且电极引线在衬底表面的正投影与阵列结构在衬底表面的正投影不重合，以提高半导体结构的集成密度，降低电容引线的难度。

半导体结构及其制作方法-201910882878.5
发明人：不公告发明人 -专利权人：长鑫存储技术有限公司
申请日： 2019-09-18 - 公布日： 2022-12-16 - 主分类号： H01L27/108
摘要：本发明涉及一种半导体结构及其制作方法。该方法包括：提供衬底；在所述衬底中形成位线接触孔；在所述位线接触孔内表面形成第一导电层；在所述第一导电层上形成第二导电层，其中，所述第一导电层的刻蚀速率大于所述第二导电层的刻蚀速率；刻蚀所述第一导电层和所述第二导电层形成位线插塞。由于第一导电层的刻蚀速率大于第二导电层的刻蚀速率，因此可以在较短的时间内完成既定深度的沟槽的刻蚀，然后在沟槽中通过填充隔离材料可以防止发生漏电情况，并降低第二导电层的损耗，避免第二导电层因过度刻蚀而变得狭小。

半导体存储器件-202222323561.8
发明人：永井享浩 -专利权人：福建省晋华集成电路有限公司
申请日： 2022-09-01 - 公布日： 2022-12-16 - 主分类号： H01L27/108
摘要：本实用新型公开了一种半导体存储器件，包括衬底，电阻结构，位线结构，与位线触点。衬底包括有源区与多个绝缘区。电阻结构设置在绝缘区上，并包括第一半导体层，第一盖层，与第一间隙壁。位线结构设置在衬底上、横跨有源区与绝缘区，并包括第二半导体层，第一导电层，第二盖层，与第二间隙壁。位线触点设置在衬底内并部分伸入第二半导体层，其中，位线触点与第一半导体层包括彼此相同的半导体材质。由此，可在简化制作工艺的前提下形成兼具结构可靠度与稳定表面电阻值的电阻器。

半导体存储器件及其制造方法-202210650583.7
发明人：金承焕 -专利权人：爱思开海力士有限公司
申请日： 2022-06-09 - 公布日： 2022-12-13 - 主分类号： H01L27/108
摘要：一种半导体存储器件及其制造方法。该半导体存储器件包括：晶体管，在平行于衬底的方向上横向延伸并包括衬底上方的有源层，有源层具有第一端部和第二端部；位线接触节点，分别形成在有源层的第一端部的上表面和下表面上；位线侧欧姆接触件，垂直延伸并连接到有源层的第一端部和位线接触节点；位线，在垂直于衬底的方向上延伸并连接到位线侧欧姆接触件；以及电容器，连接到有源层的第二端部。

半导体存储器件及其制造方法-202210652796.3
发明人：金承焕 -专利权人：爱思开海力士有限公司
申请日： 2022-06-08 - 公布日： 2022-12-13 - 主分类号： H01L27/108
摘要：本发明涉及一种半导体存储器件及其制造方法。半导体存储器件包括：有源层，其与衬底间隔开，在平行于衬底的方向上延伸，以及包括沟道；位线，其在垂直于衬底的方向上延伸以及接触有源层的第一端部；电容器，其接触所述有源层的第二端部；字线，其包括与位线相邻的高功函数电极和与电容器相邻的低功函数电极，低功函数电极具有比高功函数电极更低的功函数；第一栅介电层，其设置在低功函数电极与有源层之间；以及第二栅介电层，其设置在高功函数电极与有源层之间，第二栅介电层比第一栅介电层更薄。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]一种半导体存储器及其制备方法在审

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