[发明专利]实现用于具有写到读依赖关系的稀疏线性代数运算的增强的并行性的微架构

摘要

公开了用于实现用于具有写到读依赖关系的稀疏线性代数运算的增强的并行性的技术。硬件处理器包括多个处理元件、存储器和仲裁器，该存储器高度区块化为多个区块。所述仲裁器用于从在寻求执行涉及所述存储器的操作的多个处理元件处执行的线程接收请求，并且维护对应于多个区块的多个锁缓冲器。锁缓冲器中的每一个能够跟踪对应区块中的将被视为被锁定的多达多个存储器地址，存储器地址被锁定体现在存储在那些存储器处的值不能够由线程中先前未使所述存储器地址被锁定的那些线程更新，直到那些存储器地址已被移除而不由多个锁缓冲器跟踪为止。

主权项

1.一种硬件处理器，包括：多个处理元件；仲裁器，所述仲裁器与所述多个处理元件耦合并与分区块成多个区块的存储器耦合，所述仲裁器用于从所述多个处理元件中的处理元件接收加载并锁定位于所述存储器的第一存储器地址处的第一值的第一请求，其中，所述仲裁器用于判定所述第一存储器地址是否在对应于所述多个区块的多个锁缓冲器内被跟踪，其中，所述多个锁缓冲器中的每一个跟踪来自对应区块的当前正被锁定的多达多个存储器地址，并且其中，所述仲裁器用于响应于判定所述第一存储器地址不被跟踪，将所述第一值从所述多个区块中的第一区块加载到用于所述处理元件的第一寄存器中，并将所述第一存储器地址的标识符插入到对应于所述第一区块的所述多个锁缓冲器中的第一锁缓冲器中以使所述存储器地址被锁定。