[发明专利]一种视频信号传输时钟发生装置及方法

摘要

本发明公开了一种视频信号传输时钟发生装置及方法，其装置具有视频时钟接口、视频数据接口、配置参数接口、输入时钟频率精确检测单元、上层配置模块和时钟重配单元；输入时钟频率精确检测单元生成基准时钟，将接收的输入视频时钟进行稳定、调相位、调时钟域和倍频生成同步检测时钟，根据基准时钟生成单位时间信号；根据基准时钟、同步检测时钟以及单位时间信号在有连续稳定的视频时钟输入时检测获得输入时钟频率值；通过配置参数接口获取上层配置的参数，根据配置参数、预存的PLL参数表以及输入时钟频率值进行时钟重配，获得可配置的视频信号传输时钟；其装置及方法可根据任意频率输入的视频信号时钟以及需求获得频率、相位可灵活配置的视频信号传输时钟。

主权项

1.一种视频信号传输时钟发生装置，基于FPGA实现，其特征在于，具有用于接收输入视频时钟、输入视频数据、输出视频信号配置参数的视频时钟接口、视频数据接口、配置参数接口；还包括输入时钟频率精确检测单元、上层配置模块和时钟重配单元；所述输入时钟频率精确检测单元用于生成基准时钟，并用于将通过视频时钟接口接收的输入视频时钟进行稳定处理生成稳定的视频时钟，并对所述稳定的视频时钟进行调相位、调时钟域处理和倍频处理生成同步检测时钟，以及根据基准时钟生成单位时间信号；并用于根据基准时钟、同步检测时钟以及单位时间信号在有连续稳定的视频时钟输入时检测获得输入时钟频率值；所述上层配置模块用于通过所述配置参数接口获取上层配置的输出视频信号配置参数；所述时钟重配单元用于根据所述输出视频信号配置参数、预存的PLL参数表以及所述的输入时钟频率值进行时钟重配，获得频率、相位可配置的“输出视频时钟的IO串化时钟”、“输出视频时钟的系统byte时钟”、“输出视频数据的IO串化时钟”和“输出视频数据的系统byte时钟”。