[发明专利]一种以行缓冲区实现实时方块解码的OSD架构在审
| 申请号： | 201710704631.5 | 申请日： | 2017-08-17 |
| 公开（公告）号： | CN107786872A | 公开（公告）日： | 2018-03-09 |
| 发明（设计）人： | 王宇光;黄文艺;许培凯;吴维亚 | 申请（专利权）人： | 合肥合芯微电子科技有限公司 |
| 主分类号： | H04N19/176 | 分类号： | H04N19/176;H04N19/186;H04N19/42;H04N5/445 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 230088 安徽省合肥*** | 国省代码： | 安徽;34 |
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| 摘要： | 一种以行缓冲区实现实时方块解码的OSD架构，其特征在于，包括4Bit Serial Nor Flash、方块编码图像解码模块、OSD显示模块和LCD输出模块，利用4Bit Serial Nor Flash存放数据，图像中的像素译码后输出格式为RGB888；方块编码图像解码模块利用行缓冲区实时解出图像内特定像素点；OSD显示模块能在显示区域任意位置显示任一大小的图像；LCD输出模块输出的像素数据来自储存于4Bit Serial Nor Flash图像。本发明的有益效果是本发明的算法与单元格式能够在使用行缓冲区硬件需求的状况下完成实时译码做为OSD显示，故相当适合使用在单芯片系统，且还改良了传统上基于区块编码的图片压缩算法，在译码后图片质量上可能存在的缺失，所以能够兼顾一定程度的图片质量以及硬件方面的节省。 | ||
| 搜索关键词： | 一种 缓冲区 实现 实时 方块 解码 osd 架构 | ||
【主权项】：
一种以行缓冲区实现实时方块解码的OSD架构，其特征在于，包括4Bit Serial Nor Flash、方块编码图像解码模块、OSD显示模块和LCD输出模块。
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