[发明专利]一种信号发生与读出装置及控制方法

摘要

本发明实施例中公开了一种信号发生与读出装置，以高性能、逻辑单元丰富、实时性好以及可重复配置的FPGA核心控制模块为控制核心，并与时钟管理模块、通讯总线模块、多通道存储模块、信号读出模块和信号发生模块进行板载集成，实现了高采样率任意波形发生、高精度脉冲序列发生、计数器、高精度时间数字变换以及高采样率波形采集功能之间的灵活协同，因此，具有高集成度、高性能、低成本的特性。相应的，本发明实施例还公开了一种信号发生与读出装置的控制方法。

主权项

1.一种信号发生与读出装置，其特征在于，包括：/n由FPGA核心控制模块，以及，与所述FPGA核心控制模块相连的时钟管理模块、通讯总线模块、多通道存储模块、信号读出模块和信号发生模块组成的印刷电路板；/n所述FPGA核心控制模块用于控制和协调所述印刷电路板上与所述FPGA核心控制模块相连的各个模块；/n所述时钟管理模块用于接收外部参考时钟或者以所述印刷电路板上高精度时钟源作为参考，生成所述印刷电路板上各个模块的工作时钟；/n所述通讯总线模块用于与上位机之间进行通讯；/n所述多通道存储模块用于快速存取数据，为脉冲序列和任意波输出提供原始数据并存储信号读出模块取得的数据；/n所述信号读出模块用于采集待测信号；/n所述信号发生模块用于向实验设备输出信号；/n所述FPGA核心控制模块包括：/n命令与数据分配模块，时钟分配模块、以及，与所述命令与数据分配模块相连的总线通信管理模块、存储器管理模块、脉冲序列数据解析模块、任意波形数据解析模块、计数器模块、时间数字转换模块和波形数据处理模块；/n所述命令与数据分配模块用于控制与所述命令与数据分配模块相连的各个模块并向与所述命令与数据分配模块相连的各个模块分配所需数据；/n所述时钟分配模块用于接收所述时钟管理模块的时钟作为参考，向所述命令与数据分配模块以及与所述命令与数据分配模块相连的各个模块分配时钟；/n所述总线通信管理模块用于与所述通讯总线模块之间进行数据交互；/n所述存储器管理模块用于执行来自所述命令与数据分配模块的数据存取命令，并将读出的数据传送给所述命令与数据分配模块或者将需要存储的数据传送给所述多通道存储模块；/n所述脉冲序列数据解析模块用于接收来自所述命令与数据分配模块的脉冲序列原始数据，并将所述脉冲序列原始数据中所包含的脉冲序列参数解析为输出端口高低电平变化信号，并将所述输出端口高低电平变化信号传送到所述信号发生模块中；/n所述任意波形数据解析模块用于接收来自所述命令与数据分配模块的任意波原始数据，并将所述任意波原始数据编码还原为每个采样点的电平编码，并将所述每个采样点的电平编码发送到所述信号发生模块中；/n所述计数器模块用于接收来自所述信号读出模块的脉冲信号并对事件进行计数，或者，用于接收来自所述时间数字转换模块的脉冲信号并对事件进行计数；/n所述时间数字转换模块用于接收来自所述信号读出模块的脉冲信号并测量不同通道脉冲信号到来的时间间隔；/n所述波形数据处理模块用于处理来自所述信号读出模块的模拟波形原始数据。/n