[发明专利]半导体器件和用于形成半导体器件的方法有效

专利信息
申请号: 201710546061.1 申请日: 2017-07-06
公开(公告)号: CN107591454B 公开(公告)日: 2021-01-22
发明(设计)人: A·毛德;F·D·普菲尔施;H-J·舒尔策;P·森;A·威尔梅洛斯 申请(专利权)人: 英飞凌科技股份有限公司
主分类号: H01L29/861 分类号: H01L29/861;H01L29/06;H01L21/329
代理公司: 北京市金杜律师事务所 11256 代理人: 郑立柱;崔卿虎
地址: 德国诺伊*** 国省代码: 暂无信息
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摘要: 公开了半导体器件和用于形成半导体器件的方法。一种半导体器件包括布置在半导体衬底中的二极管结构的阳极掺杂区域。阳极掺杂区域包括第一传导类型。半导体器件还包括包含第二传导类型的第二传导类型接触掺杂区域。第二传导类型接触掺杂区域布置在半导体衬底的表面处,并且在半导体衬底中被阳极掺杂区域包围。阳极掺杂区域包括埋入式非可耗尽部分。埋入式非可耗尽部分的至少部分在半导体衬底中位于第二传导类型接触掺杂区域下方。
搜索关键词: 半导体器件 用于 形成 方法
【主权项】:
一种半导体器件(100,200),包括:布置在半导体衬底(102)中的二极管结构的阳极掺杂区域(101),其中所述阳极掺杂区域(101)包括第一传导类型;包括第二传导类型的第二传导类型接触掺杂区域(103),其中所述第二传导类型接触掺杂区域(103)布置在所述半导体衬底(102)的表面(104)处并且在所述半导体衬底(102)中被所述阳极掺杂区域(101)包围,其中所述阳极掺杂区域(101)包括埋入式非可耗尽部分(105),其中所述埋入式非可耗尽部分(105)的至少部分在所述半导体衬底(102)中位于所述第二传导类型接触掺杂区域(103)下方,其中所述埋入式非可耗尽部分(105)被所述半导体衬底(102)的半导体材料完全包围。
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  • 本发明提供一种单向平面二极管的TVS器件,包括基板,所述基板被划分为元胞区和终端区,所述元胞区和所述终端区之间设有过渡区,所述基板自下而上包括重掺杂第一导电类型的衬底、轻掺杂第一导电类型的外延,所述外延上设置开口向上的沟槽,所述衬底下形成有背面导电层;位于所述终端区中,在两个所述沟槽之间的所述外延上部形成重掺杂的第一导电类型的第一掺杂区和第二导电类型的第二掺杂区,所述第一掺杂区与所述第二掺杂区相邻设置,相互接触形成PN结,降低了调整触发电压的工艺难度,在相同单位面积内具有更小的动态电阻,极大地降低了器件的箝位系数,提高了器件的静电防护、电流泄放能力及单位面积利用率。
  • 二极管及其制造方法-202110459130.1
  • 王雷 - 上海华虹宏力半导体制造有限公司
  • 2021-04-27 - 2023-08-22 - H01L29/861
  • 本发明公开了一种二极管的制造方法,二极管的横向接触的第一掺杂区和第二掺杂区的形成步骤包括:步骤一、在半导体衬底表面上形成第二导电类型的第三掺杂区;步骤二、进行第一导电类型杂质注入在第三掺杂区中形成第一注入层;步骤三、对第一掺杂区的形成区域中的所述第一注入层的杂质进行选择性退火激活,第一掺杂区的形成区域外的所述第一注入层的杂质未被退火激活;第一掺杂区中,激活后的第一注入层的杂质浓度大于第三掺杂区的杂质浓度并形成净掺杂为第一导电类型掺杂的所述第一掺杂区;第二掺杂区中包括第一注入层的未被激活杂质,第二掺杂区的掺杂类型由第三掺杂区掺杂类型确定。本发明能精确控制器件尺寸并提高器件性能,还能降低成本。
  • 二极管-201880051971.5
  • 佐佐木公平 - 株式会社田村制作所;诺维晶科股份有限公司
  • 2018-07-23 - 2023-08-22 - H01L29/861
  • 提供一种成本低且能够容易地制造的利用了异质pn结的Ga2O3系的二极管。作为一实施方式,提供二极管(2),其具备:n型半导体层(21),其包括n型Ga2O3系单晶;以及p型半导体层(22),其包括非晶质部分的体积大于结晶质部分的体积的p型半导体,n型半导体层(21)与p型半导体层(22)形成pn结。
  • 稳定型瞬态抑制二极管-202320630972.3
  • 崔丹丹;游佩武;裘立强;王毅 - 扬州杰利半导体有限公司
  • 2023-03-28 - 2023-08-18 - H01L29/861
  • 稳定型瞬态抑制二极管。涉及半导体器件。提供了一种生产成本低,又能有效提高器件可靠性和稳定性以及降低器件应力的稳定型瞬态抑制二极管。包括从下而上依次连接的N+层、N层、P+层;所述P+层上设有向下蚀刻至N层的椭圆结构的蚀刻槽;所述刻蚀槽上设有从下而上依次连接的SIPOS膜、SI3N4膜和SiO2膜,所述SIPOS膜、SI3N4膜和SiO2膜端部分别延伸至P+层的顶面,并与器件的边缘设有间距;所述P+层的顶面中部设有与SIPOS膜、SI3N4膜和SiO2膜连接的上电极金属层。本实用新型在工作中,在高压TVS制造工艺中,将SIPOS膜钝化与Si3N4及SiO2膜钝化方式结合,在SIPOS膜沉积后,利用LPCVD在其表面继续生长一层Si3N4及致密的SiO2膜,具有结构简单、制造方便的显著特点。
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