[发明专利]一种基于不可约三项式的有限域乘法器

摘要

本发明提出了一种基于不可约三项式的有限域乘法器，包括控制器、输入端口、输出端口、异或逻辑门阵列、与逻辑门阵列、不可约三项式矩阵、乘方模运算矩阵、与运算矩阵、异或运算矩阵、乘法运算矩阵；所述输入端口包括用于输入乘法运算数a(x)的端口和b(x)的端口、用于输入乘法运算所在GF(2n)大小的端口、用于输入时钟信号的端口；所述输出端口包括用于输出乘法运算结果c(x)的端口、用于输出运算是否在乘法器运算范围内的反馈信息的端口；所述控制器，包括相互连接的处理器和解析器，分别与其他部件相连；不可约三项式矩阵存储不同GF(2n)上的不可约三项式；与运算矩阵存储a(x)的各比特和b(x)的各比特之间的与运算结果。本发明在计算GF(2n)上的乘法上相对于现有的乘法器有着明显的速度优势。

主权项

一种基于不可约三项式的有限域乘法器，其特征在于，所述乘法器包括控制器以及分别与控制器相连的输入端口、输出端口、异或逻辑门阵列、与逻辑门阵列、不可约三项式矩阵单元、乘法模运算矩阵单元、与运算矩阵单元、异或运算矩阵单元、乘法运算矩阵单元；其中，输入端口，用于输入乘法运算数a(x)的端口a、输入乘法运算数b(x)的端口b、输入乘法运算所在有限域GF(2n)大小的端口n、输入时钟信号的端口clk；输出端口，用于输出乘法运算结果c(x)的端口c、输出运算是否在乘法器运算范围内的反馈信息的端口e；控制器，包括相互连接的处理器和解析器，处理器用于调度其他组件实行乘法运算，解析器用于解析时钟信号；异或逻辑门阵列，包括(n‑1)2个异或逻辑门运算器，能够同时计算(n‑1)2个异或逻辑运算；与逻辑门阵列，包括n2个与逻辑门运算器，能够同时计算n2个与逻辑运算；不可约三项式矩阵单元，存储不同有限域GF(2n)上的不可约三项式，矩阵存储的三项式的个数是20；乘法模运算矩阵单元，大小为(2n‑1)×n，用于存储乘法模运算后生成的多项式系数；与运算矩阵单元，大小为n×n，用于存储a(x)的各比特和b(x)的各比特之间的与运算结果；异或运算矩阵单元，包含一个长度为2n‑1的向量，用于存储特定异或运算的结果；乘法运算矩阵单元，大小为n×(2n‑1)，用于存储特定与运算的结果。