[发明专利]一种基于FPGA的GPS数据接收缓存系统

摘要

本发明公开了一种基于FPGA的GPS数据缓存系统，包括GPS模块电路、FPGA芯片、FLASH芯片、MCU芯片、MCU读逻辑控制接口、MCU时钟复位电路和FPGA时钟复位电路；所述的MCU芯片分别与MCU读逻辑控制接口、MCU时钟复位电路连接；所述的FPGA芯片与MCU读逻辑控制接口、FPGA时钟复位电路、GPS模块电路和FLASH芯片连接。本发明将FPGA芯片置于GPS模块电路与MCU芯片间，在数据传输过程中，MCU芯片以高速的数据传输速率从FPGA芯片中读取数据，而不干预FPGA芯片慢速的数据缓存过程，实现高速实时数据传输。本发明通过FPGA芯片缓存，避免了MCU芯片存储空间的大量占用。

主权项

一种基于FPGA的GPS数据缓存系统，其特征在于：包括GPS模块电路、FPGA芯片、FLASH芯片、MCU芯片、MCU读逻辑控制接口、电源模块、MCU时钟复位电路和FPGA时钟复位电路；所述的MCU芯片分别与MCU读逻辑控制接口、电源模块和MCU时钟复位电路连接；所述的FPGA芯片与MCU读逻辑控制接口、电源模块、FPGA时钟复位电路、GPS模块电路和FLASH芯片连接；所述GPS模块电路包括集成GPS模块和天线电路：所述GPS模块独立工作，并通过串行数据I/O口输出标准NMEA‑0183协议数据，波特率为9600bps；所述天线电路采用有源天线电路，L型电路滤波，有效的滤除干扰；所述FPGA芯片采用Xilinx公司的Spartan‑3E系列下的XC3S250E芯片，内部设计1个UART模块，用于实现对NMEA‑0183协议数据接收和缓存；所述MCU芯片采用Cortex‑M3架构的STM32F103RCT6芯片，通过该芯片通用I/O口与FPGA芯片进行连接，作为读使能信号线、时钟信号线、数据总线进行数据传输；所述MCU读逻辑控制接口包括1根读使能信号线、1根时钟信号线和8根数据总线。