[发明专利]基于FPGA的时变基带多径信道模拟装置及方法

摘要

一种基于FPGA的时变基带多径信道模拟装置及方法，最主要解决现有技术中信道模型数学表达形式不够简洁，所需的运算量仍然很大，信道模拟装置硬件实现复杂度高，结构复杂，导致硬件平台难以搭建的问题。其装置包括信号输入模块、瑞利信道产生模块、多径叠加模块、信道输出模块。其步骤包括：(1)获取输入信号；(2)产生瑞利信道输出信号；(3)存储多径参数；(4)设置瑞利信道数目；(5)获得加延时信号；(6)获得多径总衰落信号；(7)获取输出信号。本发明具有结构简单，硬件实现资源少，多径参数可配置的优点，适用于各种无线通信系统的实际应用中。

主权项

1.一种基于FPGA的时变基带多径信道模拟装置，包括四个模块：信号输入模块、瑞利信道产生模块、多径叠加模块、信道输出模块，各模块通过可编程逻辑门阵列FPGA实现，其中：所述的信号输入模块，用于接收串行的输入信号，并将其存储在可编程逻辑门阵列FPGA的存储器内；所述的瑞利信道产生模块，用于生成四组伪噪声PN序列，将四组伪噪声PN序列合并成一组四位二进制数,并缩小16倍，产生精度为0.0625，在0到1之间服从均匀分布的一组伪随机数组,以一组从0到1的间隔为的分数为查找索引，以该组分数的所有余弦值为查找结果，生成一张余弦查找表，将余弦查找表存于可编程逻辑门阵列FPGA的只读存储器ROM中,可编程逻辑门阵列FPGA分别计算待构建的改进型瑞利信道模型中，每一径信号到达信道模型接收端的第一相位值和第二相位值,计算改进型瑞利信道模型的输出值，将改进型信道模型的输出与存储于可编程逻辑门阵列FPGA的输入信号相乘，产生瑞利信道输出信号；所述的多径叠加模块，用于根据待模拟的无线通信信道环境的需求，多径叠加模块设置待模拟时变多径信道的路径总数、各条信道路径的时延、各条信道路径衰落，并将设置的三种多径参数存储于可编程逻辑门阵列FPGA的存储器内，从可编程逻辑门阵列FPGA的存储器内，读取时变多径信道的路径总数，可编程逻辑门阵列FPGA根据时变多径信道的路径总数，设置时变多径信道中使用的瑞利信道的数目，从可编程逻辑门阵列FPGA的存储器内，读取时变多径信道的各条信道路径时延，可编程逻辑门阵列FPGA分别给各条路径上的瑞利信道信号输出做延时操作，得到加时延信号，从可编程逻辑门阵列FPGA的存储器内，读取时变多径信道的各条信道路径衰落，可编程逻辑门阵列FPGA分别给各条路径的加延时信号加衰落，得到各条路径上的加衰落信号，将所有路径的加衰落信号叠加，得到一个多径总衰落信号；所述的信号输出模块，用于利用基带近似高斯白噪声公式，信号输出模块在多径总衰落信号上添加基带近似高斯白噪声，得到模拟的时变基带多径信道的输出信号。