[发明专利]一种实时相位噪声硬件发生器的并行实现方法

摘要

本发明公开了一种实时相位噪声硬件发生器的并行实现方法。使用本发明能够在FPGA处理器上实现实时、高速、并行的相位噪声模拟。本发明首先基于细胞自动机理论的均匀白噪声的FPGA高速并行实现方法，给出了并行实现所需N路初始向量的计算方法以及细胞自动机并行生成算法的递推函数关系；然后，在实时并行生成白噪声的基础上，设计并行的一阶IIR滤波器组，通过设置转角频率处的增益值，通过滤波实现满足幂律谱特性的噪声输出；最后，由上述白噪声得到相位噪声的等效形式，与有效信号叠加完成相位噪声模拟。本发明可在较低的FPGA资源消耗下，实时、高速地生成周期长、带宽大、质量好的白噪声，并在此基础上实现了参数可控的相位噪声模拟硬件发生器。

主权项

一种实时相位噪声硬件发生器的并行实现方法，其特征在于，包括如下步骤：步骤1，选定细胞自动机规则为零边界90/150细胞自动机规则，在该规则下，根据拟生成白噪声的周期长度计算获得细胞自动机的阶次M及规则向量d，其中，d＝{d(m),m＝1,2,...,M}，规则向量中的元素d(m)为0或1；步骤2，设定细胞自动机的初始向量s0为s0＝{s0(m),m＝1,2,3...,M}，且初始向量为非零向量；其中，元素s0(m)为0或1；步骤3，在FPGA内部产生一组并行实现的均匀白噪声，具体包括如下子步骤：步骤3.1，根据实际应用系统的采样频率fs和FPGA的工作时钟fclk，计算并行路数其中表示向上取整；步骤3.2根据规则向量d和初始向量s0，得到规则向量d下的并行各路的初始向量sp＝{sp(m),m＝1,2,...,M}，p＝1,2,…,N；其中，并行第1路初始向量s1中任意元素s1(m)为：s1(m)=s0(m-1)⊕[d1(m)×s0(m)]⊕s0(m+1)]]>其中，符号表异或运算，m＝1,2,3,...,M；s0(0)≡0，s0(M+1)≡0；任意并行第p路初始向量sp中元素sp(m)为：sp(m)=sp-1(m-1)⊕[d1(m)×sp-1(m)]⊕sp-1(m+1),p=2,3,...,N]]>且sp(0)≡0和sp(M+1)≡0步骤3.3，根据零边界90/150细胞自动机规则，推导得到规则向量d下的并行各路的递推函数f；其中，cp(n)＝f(cp(n‑1))，p＝1,2,…,N；其中，cp(n)为第p路、第n时刻的状态向量，cp(n‑1)为第p路、第n‑1时刻的状态向量，cp(0)＝sp；步骤3.4，将步骤3.2产生的N个初始向量sp视为一组Mbit的二进制数，根据步骤3.3推导的递推函数关系f，在FPGA中并行生成N路均匀白噪声wp(n)，p＝1,2,…,N；步骤4，生成并行N路的相位噪声，具体包括如下子步骤：步骤4.1，针对并行各路，构建并联一阶IIR滤波器组，其中，每个一阶IIR滤波器分别对应于相位噪声分段幂律分布特性的各段，其中，第k个一阶IIR滤波器的传递函数为其中，fk为拟模拟相位噪声的第k个频点；Ak为拟模拟相位噪声的第k个频点的相位噪声值，k＝1,2，…，K；步骤4.2，并行各路利用其并联一阶IIR滤波器组对该路均匀白噪声进行成型滤波，然后将滤波结果相加，生成满足幂律谱特性的噪声，记作步骤4.3，在并行各路，将生成的相位噪声与输入信号进行调制，生成叠加相位噪声后的信号；步骤5，对步骤4生成的N路叠加相位噪声后的信号按顺序进行并‑串转换处理后，经数模转换产生带有相位噪声的输出信号。