[发明专利]一种实时高斯白噪声硬件发生器的并行实现方法

摘要

本发明公开了一种实时高斯白噪声硬件发生器的并行实现方法。使用本发明能够实现高斯白噪声硬件发生器的实时地、高速地、并行生成高质量的高斯白噪声。本发明首先基于细胞自动机理论的均匀白噪声的FPGA高速并行实现，给出了并行实现所需N路初始向量的计算方法以及细胞自动机并行生成算法的递推函数关系；然后，给出了Box_Muller算法一种低复杂度的逼近方法，将Box_Muller算法简化为简单的乘加及CORDIC运算，FPGA实现时仅需耗费少量乘法器和逻辑资源，从而可在较低的FPGA资源消耗下，实时地、高速地生成周期长、带宽大、质量好的高斯白噪声。

主权项

一种实时高斯白噪声硬件发生器的并行实现方法，其特征在于，包括如下步骤：步骤1，选定细胞自动机规则为零边界90/150细胞自动机规则，在该规则下，根据拟生成高斯白噪声的周期长度计算获得细胞自动机的阶次M及两个互逆的规则向量d1和d2，其中，d1＝{d1(m),m＝1,2,...,M}和d2＝{d2(m),m＝1,2,...,M}，规则向量中的元素d1(m)和d2(m)为0或1；步骤2，设定细胞自动机的初始向量s0为s0＝{s0(m),m＝1,2,3...,M}，且初始向量为非零向量；其中，元素s0(m)为0或1；步骤3，在FPGA内部产生两组并行实现的均匀白噪声，具体包括如下子步骤：步骤3.1，根据实际应用系统的采样频率fs和FPGA的工作时钟fclk，计算并行路数其中表示向上取整；步骤3.2，根据规则向量d1和初始向量s0，得到规则向量d1下的并行各路的初始向量sp＝{sp(m),m＝1,2,...,M}，p＝1,2,…,N；其中，第1路初始向量s1中任意元素s1(m)为：s1(m)=s0(m-1)⊕[d1(m)×s0(m)]⊕s0(m+1)]]>其中，符号表异或运算，m＝1,2,3,...,M；s0(0)≡0，s0(M+1)≡0；任意并行第p路初始向量sp中元素sp(m)为：sp(m)=sp-1(m-1)⊕[d1(m)×sp-1(m)]⊕sp-1(m+1),p=2,3,...,N]]>且sp(0)≡0和sp(M+1)≡0步骤3.3，同步骤3.2，根据规则向量d2和初始向量s0，得到规则向量d2下的并行各路的初始向量rp＝{rp(m),m＝1,2,...,M}，p＝1,2,…,N；步骤3.4，根据零边界90/150细胞自动机规则，推导得到规则向量d1下的并行各路的递推函数f；其中，p＝1,2,…,N；其中，为第p路、第n时刻的状态向量，为第p路、第n‑1时刻的状态向量，同样的，得到规则向量d2下的并行各路的递推函数g；其中，p＝1,2,…,N；其中，为第p路、第n时刻的状态向量，为第p路、第n‑1时刻的状态向量，步骤3.5，将步骤3.2产生的N个初始向量sp和步骤3.3产生的N个初始向量rp分别视为两组Mbit的二进制数，根据步骤3.4推导的递推函数关系f和g，在FPGA中并行生成2组N路均匀白噪声和p＝1,2,…,N；步骤4：生成并行N路的高斯白噪声，具体包括如下步骤：步骤4.1，针对步骤3生成的第1组均匀白噪声采用非等间隔分段多项式拟合法对Box_Muller算法中的进行拟合，获得各非等间隔分段的拟合系数；将拟合系数量化后存储至FPGA内部存储器；在FPGA内部，根据已存储的拟合系数对步骤3并行产生的第1组M bit均匀白噪声进行并行的多项式计算，并截取高M bit作为中间结果步骤4.2，针对步骤3生成的第2组均匀白噪声根据Box_Muller算法中的公式y2＝cosx2，在FPGA内部采用CORDIC IP核并行计算生成M bit中间结果步骤4.3：在FPGA内部并行生成第p路高斯白噪声gp(n)，p＝1,2,…,N：在第p路，将两个M bit的与相乘，并将乘积结果截取高M0bit作为最终生成的高斯白噪声gp(n)；其中，M0为数/模转换器的有效位数；步骤5：对步骤4生成的N路高斯白噪声按顺序进行并‑串转换处理后，经数模转换产生最终的高斯白噪声。