[发明专利]一种并行接口时序控制方法和装置有效
| 申请号： | 201610962540.7 | 申请日： | 2016-10-28 |
| 公开（公告）号： | CN108011703B | 公开（公告）日： | 2020-05-26 |
| 发明（设计）人： | 徐超;周畅;龚晓亮 | 申请（专利权）人： | 深圳市中兴微电子技术有限公司 |
| 主分类号： | H04L5/14 | 分类号： | H04L5/14;H04L1/00 |
| 代理公司： | 北京天昊联合知识产权代理有限公司 11112 | 代理人： | 彭瑞欣;张天舒 |
| 地址： | 518055 广东省深*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明实施例公开了一种并行接口时序控制方法和装置，其中，所述并行接口时序控制装置包括：寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块，用于实现并行接口速率自适应配置。 | ||
| 搜索关键词： | 一种 并行 接口 时序 控制 方法 装置 | ||
【主权项】：
1.一种并行接口时序控制装置，其特征在于，所述并行接口时序控制装置包括：寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块，其中，所述寄存器配置模块，用于获取系统的配置信息；所述速率自适应模块，用于当检测所述寄存器配置模块中的第一配置信息有效时，通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志，并将所述更新的数据通信速率及自适应标志发送给所述寄存器配置模块；所述寄存器配置模块，还用于根据所述自适应标志配置当前的数据通信速率；所述接口时序控制模块，用于根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序；所述数据与时序处理模块，用于根据所述接口时序传输数据，根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。
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