[发明专利]一种IP网络测试仪的时间同步装置有效
申请号: | 201610799834.2 | 申请日: | 2016-08-31 |
公开(公告)号: | CN106254182B | 公开(公告)日: | 2019-11-12 |
发明(设计)人: | 袁海滨;李占友;沈文博;尹位太 | 申请(专利权)人: | 北京信而泰科技股份有限公司 |
主分类号: | H04L12/26 | 分类号: | H04L12/26 |
代理公司: | 北京富天文博兴知识产权代理事务所(普通合伙) 11272 | 代理人: | 刘寿椿 |
地址: | 100085 北京市海*** | 国省代码: | 北京;11 |
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摘要: | 本发明涉及一种IP网络测试仪的时间同步装置,其包括FPGA处理器、PHY芯片、PLL锁相环和恒温晶体振荡器。其中,1588报文输入接口经由PHY芯片连接至FPGA处理器,主机级联SYNC输入、主机级联SYNC输出、UTC时间输入、1PPS频率/时间输入接口分别连接至FPGA处理器,10MHz频率输入接口和恒温晶体振荡器经由PLL锁相环连接至FPGA处理器。FPGA处理器与网络测试仪的主控CPU具有通信连接,FPGA处理器还连接至测试模块,以便输出1PPS频率和TeleSync同步时间信息至测试模块;PLL锁相环连接至测试模块,以输出25MHz频率信息至测试模块。本发明具有适用范围广、时延测试的准确度高的优点,同时还大大降低了同步所需的成本。 | ||
搜索关键词: | 一种 ip 网络 测试仪 时间 同步 装置 | ||
【主权项】:
1.一种IP网络测试仪的时间同步装置,其特征在于,其包括FPGA处理器、PHY芯片、PLL锁相环、恒温晶体振荡器和以下物理接口:1588报文输入、主机级联SYNC输入、主机级联SYNC输出、UTC时间输入、1PPS频率/时间输入、10MHz频率输入,其中,1588报文输入接口经由PHY芯片连接至FPGA处理器,主机级联SYNC输入、主机级联SYNC输出、UTC时间输入、1PPS频率/时间输入接口分别连接至所述FPGA处理器,10MHz频率输入接口和所述恒温晶体振荡器经由PLL锁相环连接至所述FPGA处理器;所述FPGA处理器与网络测试仪的主控CPU具有通信连接,所述FPGA处理器还连接至测试模块,以便输出1PPS频率和TeleSync同步时间信息至所述测试模块;所述PLL锁相环连接至所述测试模块,以输出25MHz频率信息至所述测试模块;其中,所述FPGA处理器包括PTP模块、MUX模块以及时钟模块,其中,所述PTP模块和所述时钟模块分别连接至所述MUX模块,所述1588报文输入接口经由PHY芯片连接至所述PTP模块,所述主机级联SYNC输入、主机级联SYNC输出、UTC时间输入、1PPS频率/时间输入接口分别连接至所述MUX模块。
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