[发明专利]内存装置有效

专利信息
申请号: 201610483478.3 申请日: 2016-06-28
公开(公告)号: CN106486149B9 公开(公告)日: 2021-10-01
发明(设计)人: 萧志成 申请(专利权)人: 萧志成
主分类号: G11C7/18 分类号: G11C7/18;G11C8/14
代理公司: 北京汇泽知识产权代理有限公司 11228 代理人: 毛广杰
地址: 中国台*** 国省代码: 台湾;71
权利要求书: 查看更多 说明书: 查看更多
摘要: 发明公开一种内存装置,其包含多条沿一第一方向延伸的字符线,及至少一内存单元。至少一内存单元包含沿相异于第一方向的一第二方向排列的多个内存组件群组,每一内存组件群组包含多个内存组件;及至少一条位元线沿第二方向延伸;及至少一条列字符线沿第二方向延伸;及沿第一方向延伸的多条行字符线;及多个列开关,每一列开关具有耦接于至少一条列字符线的一控制端,耦接于多个内存组件群组其中之一的一第一端,及耦接于至少一条位元线的一第二端;及多个行开关,每一行开关具有耦接于一相对应行字符线的一控制端,每一行开关和一相对应列开关串连耦接于多个内存组件群组其中之一及至少一条位元线之间。本发明提供的内存装置可以减少功率消耗。
搜索关键词: 内存 装置
【主权项】:
一种内存装置,其特征在于,包含:沿一第一方向延伸的多条字符线;以及至少一内存单元,包含:多个内存组件,该多个内存组件沿相异于该第一方向的一第二方向设置;至少一条位元线,沿该第二方向延伸,且用以传输一被选择的内存组件的数据;至少一条行字符线,沿该第二方向延伸;以及多个开关,每一该开关具有耦接于该至少一条行字符线的一控制端,耦接于至少一内存组件的一第一端,以及耦接于该至少一条位元线的一第二端。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于萧志成,未经萧志成许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/patent/201610483478.3/,转载请声明来源钻瓜专利网。

同类专利
  • 半导体存储装置-201910007836.7
  • 原浩幸 - 铠侠股份有限公司
  • 2019-01-04 - 2023-10-27 - G11C7/18
  • 实施方式提供一种半导体存储装置。实施方式的半导体存储装置具备:第1单元配线层,在第1方向上延伸的第1单元配线在第2方向上多条排列设置而成;第2单元配线层,在第2方向上延伸的第2单元配线在第1方向上多条排列设置而成,且与多个第1单元配线层交替积层;单元阵列,具有形成在第1单元配线层与第2单元配线层的交叉部分的多个存储单元;第1接点,在接线区域连接于奇数层的第1单元配线;第2接点,在接线区域连接于偶数层的第1单元配线;配线层,与第1接点连接的第1连接配线和与第2接点连接的第2连接配线彼此分离地设置于同一层而成;第1驱动电路,与第1连接配线电连接;以及第2驱动电路,与第2连接配线电连接。
  • 半导体装置-201911031880.8
  • 李康湜 - 爱思开海力士有限公司
  • 2019-10-28 - 2023-09-29 - G11C7/18
  • 本发明公开了一种半导体装置,其包括:外围电路区域和存储区域,该存储区域包括通过数据线和控制信号线耦接到外围电路区域的多个单位存储块。控制信号线具有路径配置,该路径配置被配置为使与将数据从外围电路区域传输到多个单位存储块所需的时间之间的差相对应的值和与将同数据输入/输出有关的控制信号从外围电路区域传输到多个单位存储块所需的时间之间的差相对应的另一个值均等化为基本相同的值。
  • 关联存储器中的并发多位减法-202310149862.X
  • M·拉泽;E·阿米尔 - GSI 科技公司
  • 2023-02-22 - 2023-08-25 - G11C7/18
  • 一种用于关联存储器设备的方法包括:将多对多位操作数X和Y存储在所述关联存储器设备的存储器阵列的行中,每一对在所述存储器阵列的不同列中。列中的单元由提供激活的单元的值的第一位线和提供所述激活的单元的取反值的第二位线连接。X的所述位存储在第一行,Y的所述位存储在第二行。所述方法包括:使用所述第二位线读取存储在所述第二行中的第二行中的每个第二行的位的取反值;将所述取反值写入第三行;并且对所有列进行X的值、Y的取反值和初始化为1的进位输入位并发地执行多位加法运算,提供所述列中的每个中X和Y之间的差值。
  • 半导体存储器装置及字线启用方法-201910543581.6
  • 刘奕恒;刘建兴 - 晶豪科技股份有限公司
  • 2019-06-21 - 2023-08-25 - G11C7/18
  • 一种半导体存储器装置,包含符合开放位线架构的存储器组与字线解码器。存储器组被依照位线方向区分成多个存储器区块,每一个存储器区块包含多个字线、多个位线与多个存储器单元。每一个存储器区块中的多个存储器单元被分成两个边缘存储器区段与至少一非边缘存储器区段。字线解码器基于地址信号产生字线启用信号,并根据字线启用信号,以主动模式针对其中一个存储器区块中的两个边缘存储器区段的每一个启用其中一个字线,并同时针对其余存储器区块中每一个的至少一非边缘存储器区段其中之一启用其中一个字线。
  • 存储器器件-202310132364.4
  • 刘仁杰;吴瑞仁;柯文昇;吕易伦;张孟凡 - 台湾积体电路制造股份有限公司
  • 2023-02-17 - 2023-07-25 - G11C7/18
  • 一种存储器器件包括在第一方向上延伸的写入位线和读取位线,以及在垂直于第一方向的第二方向上延伸的写入字线和读取字线。存储器器件还包括存储器单元,该存储器单元包括写入晶体管和读取晶体管。写入晶体管包括连接到写入字线的第一栅极、连接到写入位线的第一源极/漏极以及连接到数据储存节点的第二源极/漏极。读取晶体管包括连接到数据储存节点的第二栅极、连接到读取位线的第三源极/漏极以及连接到读取字线的第四源极/漏极。
  • 一种9T1C存算电路、乘累加运算电路、存内运算电路、芯片-202310161572.7
  • 蔺智挺;谷硕;吴秀龙;彭春雨;赵强;戴成虎;卢文娟;郝礼才;周永亮;刘玉;李鑫 - 安徽大学
  • 2023-02-24 - 2023-06-23 - G11C7/18
  • 本发明属于集成电路技术领域,具体涉及一种9T1C存算电路、乘累加运算电路、存内运算电路、芯片。9T1C存算电路具有数据读写保持功能和乘法运算功能;9T1C存算电路由6个NMOS管N0~N5,3个PMOS管P0~P2和1个电容C0构成。电路中的P0、N0、P1、N1构成交叉耦合结构,用于锁存数据;N2和N3作为传输管,各自位于交叉耦合结构左右两侧作为两个存储节点写通路;N4和P2构成传输门;N5作为计算控制端,C0作为传输电压差的电容。乘累加运算电路包括:由9T1C存算电路按列构成的运算阵列、字线组、位线组、输入信号线IL,输出信号线OL、列开关S和量化电路;并进一步构成存内运算电路,本发明相对现有方案提升了存算电路在功耗、稳定性、精度和运算效率等方面的表现。
  • 一种存储器、存储系统及电子设备-202310197404.3
  • 陈金源 - 合肥追善网络科技有限公司
  • 2023-02-28 - 2023-05-26 - G11C7/18
  • 本申请实施例提供了一种存储器、存储系统及电子设备,应用于计算机数据存储技术领域。在该存储器中设置有抗扰动电路,通过该抗扰动电路向位线输出第一电流,该第一电流为小于读取电路的响应电流点的电流。通过该不足以驱动读取电路工作的第一电流来保持位线上的电平,并去除读取电路在读取数据时,位线上可能存在的浮空信号。进而提高存储器读取数据的稳定性。
  • 存储器装置-202211370395.5
  • 曺溶成;金珉辉;平野诚 - 三星电子株式会社
  • 2022-11-03 - 2023-05-12 - G11C7/18
  • 提供一种存储器装置。所述存储器装置包括存储器单元阵列和页缓冲器电路,其中,页缓冲器电路包括:页缓冲器单元,包括上部页缓冲器单元和下部页缓冲器单元;以及高速缓存单元,布置在上部页缓冲器单元与下部页缓冲器单元之间。高速缓存单元包括上部高速缓存单元和下部高速缓存单元。每个页缓冲器单元包括感测节点和通道晶体管。上部高速缓存单元共享第一组合感测节点,并且下部高速缓存单元共享第二组合感测节点。在数据传输时段中,分别包括在页缓冲器单元中的感测节点通过分别包括在页缓冲器单元中的通道晶体管的串联连接来彼此电连接。
  • 易失性存储器件-202211401717.8
  • 李在弼;鲁光塾 - 三星电子株式会社
  • 2022-11-09 - 2023-05-12 - G11C7/18
  • 提供了一种存储器,例如易失性存储器件,能够具有减小的面积。易失性存储器件包括:第一读出放大器;第二读出放大器,与第一读出放大器间隔开;第一标准存储阵列片,设置在第一读出放大器与第二读出放大器之间,并包括与第一读出放大器连接的第一位线和与第二读出放大器连接的第二位线;以及第一参考存储阵列片,在第一标准存储阵列片上设置在第一读出放大器与第二读出放大器之间,并包括与第一读出放大器连接的第一互补位线和与第二读出放大器连接的第二互补位线。
  • 半导体存储装置以及包括其的半导体系统-201810863556.1
  • 金显承 - 爱思开海力士有限公司
  • 2018-08-01 - 2023-04-25 - G11C7/18
  • 本发明公开了一种半导体存储装置以及包括其的半导体系统。一种半导体存储装置包括第一字节焊盘和第二字节焊盘。左侧外围线耦接第一字节焊盘和第一存储体区域,并且右侧外围线耦接第二字节焊盘和第二存储体区域。外围中继器基于外围选通信号来耦接左侧外围线右侧外围线。外围选通信号基于字节信息和存储体选择信息来产生。
  • 半导体存储装置及其操作方法-201810151736.7
  • 李熙烈;曹秉奎 - 爱思开海力士有限公司
  • 2018-02-14 - 2023-04-18 - G11C7/18
  • 半导体存储装置及其操作方法。公开了一种半导体存储装置及其操作方法。该半导体存储装置包括:存储单元阵列,所述存储单元阵列包括共用一条或更多条漏极选择线的多个存储块;外围电路,所述外围电路被配置为对所述存储单元阵列执行编程操作;以及控制逻辑,所述控制逻辑被配置为控制所述外围电路来对所述多个存储块中的每一个中所包括的一个或更多个漏极选择晶体管进行编码编程。
  • 半导体存储器装置-201811173085.8
  • 吴星来;金东赫;丁寿男 - 爱思开海力士有限公司
  • 2018-10-09 - 2023-03-24 - G11C7/18
  • 一种半导体存储器装置,该半导体存储器装置包括:存储器结构体,其包括第一平面和第二平面,第一平面和第二平面各自包括联接到在第一方向上延伸的字线和在第二方向上延伸的位线的存储器单元并且第一平面和第二平面沿着第一方向设置;以及逻辑结构体,其被设置在基板和存储器结构体之间,并且包括行解码器。所述行解码器包括共同联接到第一平面和第二平面的通过晶体管电路以及控制通过晶体管电路的块开关电路。所述块开关电路被设置在逻辑结构体的在与第一方向和第二方向垂直的第三方向上与第一平面和第二平面交叠的第一平面区域和第二平面区域中,并且所述通过晶体管电路被设置在第一平面区域和第二平面区域之间的间隔区域中。
  • 一种位线泄漏电流补偿和BCAM复用电路及补偿方法-202211418384.X
  • 胡薇;赵梦怡;彭春雨;卢文娟;戴成虎;郝礼才;吴秀龙 - 安徽大学
  • 2022-11-14 - 2023-03-14 - G11C7/18
  • 本发明涉及一种位线泄漏电流补偿和BCAM复用电路及补偿方法。该位线泄漏电流补偿和BCAM复用电路包括由多个SRAM单元组成的存储阵列以及补偿模块;每列SRAM单元共享位线且构成一个基本的存储模块;补偿模块包括8个PMOS管P0~P7和2个补偿电容C1、C2;P0、P1、P2、P3的漏极作为补偿模块的四个输入端与存储模块的四条位线相接;C1、C2的上极板连接端out、outb作为存储模块执行正常读写操作时的结果输出端;C1、C2的下极板连接端bout、boutb作为存储模块执行BCAM寻址操作时的结果输出端。本发明涉及的补偿模块能够减少因漏电流存在而导致寻址或读取错误的情况。
  • 开关管的等效电容的存储能量的确定方法及半导体存储器-202211144182.0
  • 杨杰 - 长鑫存储技术有限公司
  • 2022-09-20 - 2022-12-30 - G11C7/18
  • 本申请实施例提供一种开关管的等效电容的存储能量的确定方法及半导体存储器,所述方法包括:通过电源向存储器的阵列区写入第一数据,获取存储器的第一能耗,并在断电状态下获取存储器的第一产热,其中,存储器的第一产热等效于存储电容的存储能量和开关管的等效电容的存储能量之和;获取执行第一操作集合时存储器的第二能耗,第一操作集合包括依次执行的以下操作:通过电源向所述阵列区写入所述第一数据,通过电源向所述阵列区中反写所述第一数据;基于存储器的第一能耗、存储器的第二能耗以及存储器的第一产热,确定开关管的等效电容的存储能量。
  • 包括标准单元的半导体器件-202210597704.6
  • 林哉炫;金兑衡;韩相信 - 三星电子株式会社
  • 2022-05-30 - 2022-12-16 - G11C7/18
  • 一种半导体器件,包括:第一存储器列组,包括其中设置有多个位单元的多个存储器列;以及第一外围列组,包括其中设置有多个标准单元的多个外围列,其中多个标准单元被配置为通过多条位线执行从多个位单元读取数据/向多个位单元写入数据的操作,其中第一存储器列组和第一外围列组在列方向上彼此对应,并且其中多个外围列中的至少一个具有不同于其他外围列的单元高度的单元高度,该单元高度是在栅极线沿其延伸的行方向上测量的。
  • 可变电阻存储器件、包括其的存储系统及驱动其的方法-202210319997.1
  • 白承旻;申旻澈 - 爱思开海力士有限公司
  • 2022-03-29 - 2022-11-11 - G11C7/18
  • 本发明涉及可变电阻存储器件、包括其的存储系统及驱动其的方法。可变电阻存储器件包括存储单元、第一电流施加块、第二电流施加块和模式设置电路。存储单元包括第一电极、第二电极和存储层,该存储层插置于第一电极和第二电极之间。第一电流施加块配置成使第一电流流向第一电极,该第一电流从第一电极流向第二电极。第二电流施加块配置成使第二电流流向第二电极,该第二电流从第二电极流向第一电极。模式设置电路配置成选择性地向第一电流施加块的第一电极和第二电流施加块的第二电极中的任一个提供第一电压。
  • 读取非易失性存储设备的方法-201710320596.7
  • 平野诚 - 三星电子株式会社
  • 2017-05-09 - 2022-09-20 - G11C7/18
  • 一种读取包括耦合到多个字线和多个位线的多个页面的非易失性存储设备的方法,其中,所述多个页面中的每一个包括存储数据的数据区域和存储标志的标志区域,所述方法包括:将第一读取电压施加到选择的字线以产生第一读出数据和第一读出标志;将第二读取电压施加到选择的字线以产生第二读出数据和第二读出标志;通过对第一读出数据和第二读出数据执行逻辑运算来产生确定数据;基于确定数据和读取标志确定移位电压;以及基于移位电压将第三读取电压施加到选择的字线以产生读取数据。
  • 存储器件-202110544338.3
  • 李约瑟 - 爱思开海力士有限公司
  • 2021-05-19 - 2022-08-02 - G11C7/18
  • 本申请公开了存储器件。该存储器件包括:数据储存电路,其被配置为:当执行算术激活操作时访问其中储存有第一数据的单元阵列,当执行第一读取操作时输出所述第一数据,当执行激活操作时访问其中储存有第二数据的单元阵列,和当执行第二读取操作时输出所述第二数据。该存储器件还包括算术电路,其被配置为:接收通过所述第一读取操作产生的锁存数据和通过所述第二读取操作产生的读取数据,以及对所述锁存数据和所述读取数据执行算术运算。
  • 对抗存储器阵列中的数位线耦合-202010716483.0
  • S·J·德尔纳 - 美光科技公司
  • 2020-07-23 - 2022-06-17 - G11C7/18
  • 本申请涉及对抗存储器阵列中的数位线耦合。设备和方法可以涉及对抗存储器阵列处的噪声。对抗噪声可以包含启用开关以将第一阵列的邻近相应第一数位线的第三数位线连接到第二阵列的邻近参考数位线的第四数位线,使得所述参考数位线经历的数位线耦合噪声的量与所述第一数位线经历的数位线耦合噪声的量相同。
  • 三维垂直NOR闪速薄膜晶体管串-201680068774.5
  • E.哈拉里 - 日升存储公司
  • 2016-11-04 - 2022-04-26 - G11C7/18
  • 存储器结构包括(a)形成在半导体衬底上方的多晶硅的有源列,每个有源列从衬底垂直地延伸并且包括第一重掺杂区域、第二重掺杂区域和一个或多个轻掺杂区域,一个或多个轻掺杂区域中的每一个相邻于第一重掺杂区域和第二重掺杂区域两者,其中有源列布置于在平行于半导体衬底的平坦的表面的第二方向和第三方向上延伸的二维阵列中;(b)在每个有源列的一个或多个表面之上提供的电荷俘获材料;以及(c)各自在长度上沿着第三方向延伸的导体。有源列、电荷俘获材料和导体一起形成多个薄膜晶体管,每个薄膜晶体管由导体中的一个、有源列的轻掺杂区域的部分、轻掺杂区域的部分和导体之间的电荷俘获材料、以及第一重掺杂区域和第二重掺杂区域形成。将与每个有源列相关联的薄膜晶体管组织到一个或多个垂直NOR串中。
  • 用于4堆叠3D X点存储器的新型分布式阵列和触点架构-202080002267.8
  • 刘峻 - 长江先进存储产业创新中心有限责任公司
  • 2020-09-04 - 2022-04-22 - G11C7/18
  • 一种三维存储器包括存储单元的底部单元层、存储单元的顶部单元层和存储单元的至少一个中间单元层。底部单元层耦合到底部单元位线、底部单元位线解码器、底部单元字线和底部单元字线解码器。中间单元层耦合到中间单元位线、中间单元位线解码器、底部或中间单元字线、以及底部或中间单元字线解码器。顶部单元层耦合到顶部单元位线、底部单元位线解码器、中间单元字线和中间单元字线解码器。可以将位线解码器布置在沿垂直方向偏移的子部分中。可以将字线解码器布置在沿水平方向偏移的子部分中。
  • 半导体存储装置和包括其的电子系统-202111171793.X
  • 安在昊;金智源;黄盛珉;任峻成;成锡江 - 三星电子株式会社
  • 2021-10-08 - 2022-04-19 - G11C7/18
  • 提供了半导体存储装置和包括其的电子系统。所述半导体存储装置包括:第一半导体芯片,包括上输入/输出焊盘;第二半导体芯片,包括下输入/输出焊盘;以及衬底附接膜,附接第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片均包括:第一衬底,包括面对衬底附接膜的第一面以及第二面;模制结构,包括栅电极;沟道结构,穿透模制结构并与栅电极相交;第二衬底,包括面对第一面的第三面以及第四面;第一电路元件,位于第二衬底的第三面上;以及接触通路,穿透第一衬底并连接到第一电路元件。上输入/输出焊盘和下输入/输出焊盘分别位于第一半导体芯片和第二半导体芯片的第二面上,并接触第一半导体芯片和第二半导体芯片的接触通路。
  • 存储器件及其制备方法-202111160792.5
  • 郑钟倍 - 武汉新芯集成电路制造有限公司
  • 2021-09-30 - 2022-01-07 - G11C7/18
  • 本申请公开了一种存储器件及其制备方法,该存储器件包括第一芯片和第二芯片,第二芯片沿第三方向叠置于第一芯片的上方,第一芯片包括存储阵列,存储阵列包括至少一个存储块,第二芯片包括与存储块电性连接的第一局部位线译码器、第二局部位线译码器、第一字线译码器以及第二字线译码器,通过构造第一局部位线译码器区块、第二局部位线译码器区块、第一字线译码器区块以及第二字线译码器区块位于存储块在第二芯片的俯视投影区域内,可以减小第一芯片与第二芯片堆叠后的占用面积,进而减小了存储器件的平面占用空间,有助于实现存储器件的最小化尺寸。
  • 位线控制器、页缓冲器和具有页缓冲器的半导体存储器装置-202110200106.6
  • 林星默;崔亨进 - 爱思开海力士有限公司
  • 2021-02-23 - 2021-12-21 - G11C7/18
  • 本申请公开了位线控制器、页缓冲器和具有页缓冲器的半导体存储器装置。本技术涉及一种页缓冲器以及具有该页缓冲器的半导体存储器装置。该页缓冲器包括:位线控制器,其连接到位线并且被配置为在感测操作期间基于位线的电流电平来控制感测节点的电位电平;以及主锁存器,其被配置为基于感测节点的电位来锁存数据。位线控制器包括连接在位线和公共感测节点之间的第一晶体管以及连接在电源电压端子和公共感测节点之间的第二晶体管,并且第二晶体管是PMOS晶体管。
  • 半导体存储器装置和操作半导体存储器装置的方法-201710872643.9
  • 朴旼相 - 三星电子株式会社
  • 2017-09-25 - 2021-10-08 - G11C7/18
  • 公开了半导体存储器装置和操作半导体存储器装置的方法,所述半导体存储器装置包括存储体阵列、行解码器、列解码器、时序控制电路以及中继器。存储体阵列分布在基底的核心区域中,每个存储体阵列包括子阵列块并包括连接到多条字线和多条位线的多个存储器单元。每个行解码器设置为在第一方向上与每个存储体阵列相邻。每个列解码器设置为在第二方向上与每个存储体阵列相邻。设置在基底的外围区域中的时序控制电路响应于操作控制信号来产生用于控制字线的第一控制信号和用于控制位线的第二控制信号。每个中继器设置为与每个列解码器相邻,每个中继器将第一控制信号和第二控制信号沿第二方向传送到子阵列块。
  • 内存装置-201610483478.3
  • 萧志成 - 萧志成
  • 2016-06-28 - 2021-10-01 - G11C7/18
  • 本发明公开一种内存装置,其包含多条沿一第一方向延伸的字符线,及至少一内存单元。至少一内存单元包含沿相异于第一方向的一第二方向排列的多个内存组件群组,每一内存组件群组包含多个内存组件;及至少一条位元线沿第二方向延伸;及至少一条列字符线沿第二方向延伸;及沿第一方向延伸的多条行字符线;及多个列开关,每一列开关具有耦接于至少一条列字符线的一控制端,耦接于多个内存组件群组其中之一的一第一端,及耦接于至少一条位元线的一第二端;及多个行开关,每一行开关具有耦接于一相对应行字符线的一控制端,每一行开关和一相对应列开关串连耦接于多个内存组件群组其中之一及至少一条位元线之间。本发明提供的内存装置可以减少功率消耗。
  • 存储器阵列和用于形成存储器阵列的方法-202110138367.X
  • A·S·瓦达;R·J·希尔;A·M·洛 - 美光科技公司
  • 2021-02-01 - 2021-09-03 - G11C7/18
  • 本申请案涉及存储器阵列和用于形成存储器阵列的方法。一种用于形成存储器阵列的方法包括在上方形成数字线并且所述数字线电耦合到其下方的存储器单元。所述数字线在竖直横截面中相对于彼此横向间隔开。向上开放的空隙空间横向地位于所述竖直横截面中的紧邻的所述数字线之间。用掩蔽材料覆盖所述数字线的导电材料,所述掩蔽材料在所述向上开放的空隙空间中并且不足以填满所述向上开放的空隙。从所述数字线的顶部正上方去除所述掩蔽材料以暴露导电数字线材料,并在所述向上开放的空隙空间中的所述导电数字线材料的侧壁上方留下所述掩蔽材料。绝缘材料相对于所述掩蔽材料跨越所述向上开放的空隙空间从暴露的导电数字线材料选择性地生长以形成在所述竖直横截面中的所述紧邻数字线之间的覆盖的空隙空间。公开了与方法无关的结构。
  • 半导体存储器器件-202011246638.5
  • 薮内诚 - 瑞萨电子株式会社
  • 2020-11-10 - 2021-05-11 - G11C7/18
  • 本公开涉及一种半导体存储器器件。随着半导体存储器器件的小型化,布线的电阻和寄生电容变大,这阻止了半导体存储器器件加速。在半导体存储器器件中,该半导体器件具有:半导体衬底,该半导体衬底具有主表面;第一存储器单元行,该第一存储器单元行具有多个第一存储器单元,该多个第一存储器单元与平面图中的第一方向平行地被布置在主表面上;第一字线,该第一字线被连接至多个第一存储器单元;第一字线驱动器,该第一字线驱动器用于改变第一字线的电位;以及控制电路,该控制电路用于响应于时钟信号和地址信号经由第一预解码线,向第一字线驱动器输出第一预解码信号;中继器,该中继器被插入在控制电路与第一字线驱动器之间。
  • 存储器器件及其形成方法和存储器单元-202011196376.6
  • 林谷峰 - 台湾积体电路制造股份有限公司
  • 2020-10-30 - 2021-05-04 - G11C7/18
  • 存储器器件包括:存储器单元阵列,具有以行和列布置的多个存储器单元,存储器单元的每行与字线相关联,存储器单元的每列与位线和源极线相关联。每个存储器单元包括:存储器件,耦接至位线,存储器件响应于位线处的位线信号在第一电阻状态和第二电阻状态之间是可选择的;以及选择器件,与存储器件串联连接并且耦接至源极线,选择器件配置为响应于字线处的字线信号提供至存储器件的访问。存储器器件还包括:字线驱动器和位线驱动器。第一数量的源极线并联连接。本申请的实施例还涉及形成存储器器件的方法和存储器单元。
专利分类
×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

400-8765-105周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top