[发明专利]FPGA时序约束布局方法

摘要

本发明属于电子技术领域，具体为一种FPGA时序约束布局方法。本发明针对输入输出延时约束与端口路径延时约束。对于输入输出延时约束，本发明提出一种递归搜索算法进行输入端口到触发器（或触发器到输出端口）的路径搜索，当搜索到触发器Q顶点时，使用延时分类路径存储方法进行路径保存；对于端口路径约束，本发明对所约束的输入端口进行正向拓扑排序，对所约束的输出端口进行反向拓扑排序，对两者求交集得到约束路径，并设计了该类约束的路径延时增量式计算策略。本发明提出的方法能够很好的处理这两类时序约束的路径存储与延时计算问题，能够指导布局引擎进行时序路径约束布局。

主权项

一种FPGA时序约束布局方法，针对输入输出延时约束，其特征在于具体步骤为：（1）使用递归路径搜索算法，对所约束的输入端口或输出端口进行该端口到后续所有触发器的路径搜索；在搜索的同时，对当前搜索到的路径进行分析处理；搜索完毕后，存储下若干个以唯一ADE为代表的路径，这些路径其ADE集合各不相同，且每个ADE集合对应一个最大的CDE组合延时值Max_CDEDelaySum；（2）计算所存储的每条路径的延时，其值等于该路径的ADE集合各元素延时之和加上Max_CDEDelaySum；取所存储每个路径的最大值，即为该输入端口到触发器，或触发器到输出端口的最大延时；（3）在每次布局交换后，分析当前延时有变化的外部线网是否影响到了所存储的某一路径，若某一路径受到影响，则该路径的延时只需在原有基础上增加变化线网的延时变化量即可；最后判断该条被影响到的路径的最新延时值是否大于步骤（2）中的延时，并取两者的最大值，即为布局交换后被约束的输入端口到触发器，或触发器到输出端口的最新延时，布局引擎使用该延时值指导其布局过程；其中，ADE为时序图中可变延时有向边，即构建时序图时由外部线网构建的有向边；CDE为时序图中固定延时有向边，即内部基本逻辑电路单元模型构建的有向边，或这些基本单元之间互联关系构建的有向边。