[发明专利]基于广义相关系数的FPGA运算电路

摘要

本发明公开了一种基于广义相关系数的FPGA(现场可编程门阵列)运算电路，其架构组成包括：阵列乘法累加器、移位寄存器、乘法器、流水线、开方器、除法器，寄存器。当环境噪声中含有脉冲噪声成分时，匹配滤波器基本失效，而广义相关系数所囊括的SR(斯皮尔曼秩次相关系数)和KT(肯德尔秩次相关系数)，在脉冲噪声干扰下仍能表现出极佳的稳健性；利用FPGA丰富的逻辑资源和高速的并行处理能力，该运算电路实现了基于SR、KT、PPMCC(积矩相关系数)的实时、快速的信号相关处理，可应用于雷达、声纳测距和GNSS(全球导航卫星系统)信号捕获、跟踪等信号处理技术。

主权项

一种基于广义相关系数的FPGA运算电路，其特征在于，包括：阵列乘法累加器，用于计算T₁、T₂和T₃，其中，$T_1={\mathrm{\Σ}}_{i=1}^n{\mathrm{\Σ}}_{j=1}^n{a}_{\mathrm{ij}}{b}_{\mathrm{ij}},T_2=$${\mathrm{\Σ}}_{i=1}^n{\mathrm{\Σ}}_{j=1}^n{a_{\mathrm{ij}}}^2,T_3={\mathrm{\Σ}}_{i=1}^n{\mathrm{\Σ}}_{j=1}^n{b_{\mathrm{ij}}}^2;$移位寄存器，用于分时寄存T₁、T₂和T₃；乘法器，用于计算T₂×T₃；开方器，用于计算除法器，用于计算流水线，用于暂存中间运算结果；控制单元，用于时序控制阵列乘法累加器；Γ_D寄存器，用于寄存最终运算结果；信号在送入该电路后执行的运算步骤为：1、信号x_i、y_i(i＝1…n)同时送入阵列乘法累加器，在控制单元控制下，分时完成并送入移位寄存器中；2、步骤1中得到的同时送入乘法器中，完成并送入流水线中，完成一级缓存；3、步骤2中得到的送入开方器中，完成并送入流水线中，完成二级缓存；4、步骤3和步骤1中得到的和送入除法器中，完成5、步骤4中得到的运算结果送入Γ_D寄存器中，整个操作完成。