[发明专利]WPAN中部分并行输入的右移累加QC-LDPC编码器

摘要

本发明提供了一种WPAN中部分并行输入的右移累加QC-LDPC编码器，该编码器包括1个对信息段循环右移的21位移位寄存器、16个预先存储所有码率生成矩阵中所有循环矩阵生成多项式的生成多项式查找表、16个对移位寄存器内容和生成多项式比特进行标量乘的21位二进制乘法器、16个对乘积和累加器内容进行模2加的21位二进制加法器、16个21位累加器。最终，校验数据包含于16个累加器中。本发明提供的部分并行输入编码器兼容WPAN系统中所有码率QC-LDPC码，具有寄存器少、结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。

主权项

一种WPAN中部分并行输入的右移累加QC‑LDPC编码器，QC‑LDPC码的生成矩阵G分为a块行和t块列，后c块列对应的部分生成矩阵是由a×c个b×b阶循环矩阵G_i,j构成的阵列，g_i,j是循环矩阵G_i,j的生成多项式，其中，t＝a+c，a、b、c、i、j和t均为非负整数，0≤i<a，a≤j<t，WPAN标准采用了4种不同码率η的QC‑LDPC码，η分别是1/2、5/8、3/4、7/8，对于这4种不同码率QC‑LDPC码，均有t＝32和b＝21，4种不同码率对应的参数a分别是16、20、24、28，4种不同码率对应的参数c分别是16、12、8、4，生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s₀,s₁,…,s_a‑1)，校验向量p被等分为c段，即p＝(p₀,p₁,…,p_c‑1)，其特征在于，所述编码器包括以下部件：b位移位寄存器对信息段进行循环右移；生成多项式查找表L₀,L₁,…,L₁₅，分别预存所有码率QC‑LDPC码生成矩阵G中第a,a+1,…,31块列的循环矩阵生成多项式；b位二进制乘法器M₀,M₁,…,M₁₅，分别对移位寄存器的内容和生成多项式查找表L₀,L₁,…,L₁₅的输出比特进行标量乘；b位二进制加法器A₀,A₁,…,A₁₅，分别对b位二进制乘法器M₀,M₁,…,M₁₅的乘积和累加器R₀,R₁,…,R₁₅的内容进行模2加；累加器R₀,R₁,…,R₁₅，分别存储b位二进制加法器A₀,A₁,…,A₁₅的结果以及最终的校验段p₀,p₁,…,p₁₅。