[发明专利]一种基于FPGA的实时二值图像连通域标记实现方法有效
申请号: | 201410068052.2 | 申请日: | 2014-02-27 |
公开(公告)号: | CN104881666B | 公开(公告)日: | 2018-01-16 |
发明(设计)人: | 王磊 | 申请(专利权)人: | 王磊 |
主分类号: | G06K9/38 | 分类号: | G06K9/38;G06T1/20 |
代理公司: | 暂无信息 | 代理人: | 暂无信息 |
地址: | 610000 四川省成都*** | 国省代码: | 四川;51 |
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摘要: | 本发明公开了一种基于FPGA的实时二值图像连通域标记实现方法,属于大规模集成电路设计以及目标识别和视觉测量技术领域,旨在基于现场可编程门阵列器件通过硬件的方式实现大规模运动目标的实时连通域标记。本发明使用四个对称处理节点,采用最新的串行交换架构(VPX架构);每个处理节点包括XILINX公司的XC5VX95TI‑2 FPGA和存储容量高达16G比特的DDR存储单元,节点之间采用16对2.5GHz的RocketIO互联;其中处理节点第一次扫描单元、主控制器模块、相关性存储器组、普通扫描单元、DDR访问仲裁模块、DDR控制器和组帧和数据输出模块构成。本发明使用超标量流水线和动态延迟流水线技术实现了实时标记大规模运动目标,并且能自适应各种分辨率,在动目标形状和数量改变时不会影响其性能,鲁棒性强,其运算结果和MATLAB的bwlabel函数完全一致。 | ||
搜索关键词: | 一种 基于 fpga 实时 图像 连通 标记 实现 方法 | ||
【主权项】:
一种基于FPGA的实时二值图像连通域标记实现方法,其特征在于:硬件平台使用四个对称处理节点组成,采用VPX架构(高速串行交换架构);其中四个处理节点100~103使用XILINX公司的XC5VX95TI‑2 FPGA,存储单元200~203采用16片容量为2G比特DDR2颗粒,使得每个处理单元的存储容量32G比特,处理单元之间的互联采用16对2.5GHz 的Rocket IO,另外处理单元之间还有4对差分控制线,可用于处理单元之间的控制和状态信号的通信;其中处理节点由第一次扫描单元(1)、主控制器模块(2)、相关性表存储器组(3)、普通扫描单元(4)、DDR访问仲裁模块(5)、DDR控制器(6)和组帧和数据输出模块(7)构成;其连接方式为:主控制器模块(2)分别与第一次扫描单元(1)、相关性表存储器组(3)、普通扫描单元(4)和组帧和数据输出模块(7)相连,交互控制和状态信息;第一次扫描单元(1)和普通扫描单元(4)通过标准的RAM访问接口与相关性表存储器组(3)相连,写端口用于更新相关性表的内容,读端口用于读出相关性表的值;第一次扫描单元(1)、普通扫描单元(4)和组帧和数据输出模块(7)都需要与DDR进行数据交互,所以这三个模块都通过自定义的高速访问接口与DDR访问仲裁模块(5)相连;DDR访问仲裁模块(5)根据轮询和自定义优先级相结合的仲裁方式把多个并行的对DDR的访问请求映射为串行的DDR的访问请求与DDR控制器(6)相连;DDR控制器(6)根据访问请求产生DDR的访问时序直接访问外部的DDR芯片;组帧和数据输出模块(7)根据帧结构把标记值结果嵌入帧内输出;所述的第一次扫描单元(1)由串并转换模块(11)、原始数据乒乓缓冲(12)、第一次扫描单元处理控制模块(13)、标记值乒乓缓冲(14)和DDR写缓冲(15)构成;主控制器模块(2)由主控制状态机(21)和一些辅助逻辑构成;相关性表存储器组(3)由访问切换模块(31)、缓冲器A(32)和缓冲器B(33)构成;普通扫描单元(4)由读缓冲器组(41)、普通扫描单元处理控制模块(42)、DDR写缓冲(43)和标记值乒乓缓冲(44)构成;DDR访问仲裁模块(5)由端口选择状态机(51)、端口和状态寄存器组(52)、读数据缓冲(53)和读写控制状态机(54)构成;DDR控制器(6)由初始化模块(61)、控制状态机(62)、数据通道(63)和相位校准模块(64)构成;组帧和数据输出模块(7)由读状态机(71)、读数据缓冲(72)、组帧控制逻辑(73)和输出时序控制模块(74)构成;其特征在于实现包括如下步骤:A. 在第一次扫描单元(1)中按照从左到右、从上到下的顺序方式完成二值图像的初始标记,并且把标记值之间的相关性信息写入到相关性表存储器组(3)中:a)对输入的二值图像数据做串并转换,变为8比特宽度的数据,存入原始数据乒乓缓冲(12)里,使得每次读取8个图像点的数据来处理,可以减少读取次数;b)判断是否为目标点,然后做相应的处理,有三种情况,如果不为目标点,那么把当前位置点的标记值赋值为0;如果为新的目标点,也就是其左边和上边的点都不是目标点,那么把当前位置点的标记值赋值为已使用的最大的标记值加1,并且要修改相关性表;如果不为新的目标点,需要读出相邻像素的标记值,然后以这些标记值为地址从相关性表存储器组(3)中读出相关的标记值,把该点的标记值赋值为读出的标记值的最小值,最后修改相关性表;c)算出的标记值存入标记值乒乓缓冲(14)和DDR写缓冲FIFO(15)中,第一次扫描单元(1)中的读写控制逻辑根据FIFO中的数据量启动DDR写操作把标记值存入DDR中;B. 第一次扫描单元(1)处理完成之后对图像完成了初始标记并且相关性表存储器组(3)里面存入了标记值的相关性数据,此时主控制器模块(2)通知普通扫描单元(4)开始下一次的扫描操作,并且通知相关性表存储器组(3)里的访问切换模块(31)做访问切换,之后响应普通扫描单元(4)发起的读写操作;C.普通扫描单元(4)第一次扫描时按照从右到左、从下到上的逆序方式完成标记的融合,并且更新相关性表的信息:a)从DDR中读出标记值存入读缓冲器组(41)中;b)判断标记值,如果不为0表示该点为目标点,其处理方式和第一次扫描单元(1)的处理完全不同,首先是从读缓冲器组中读出当前处理点以及左边和右边点的标记值,然后用这些标记值作为地址从相关性表存储器组(3)中读出相关的标记值,然后比较得到读出的3个点的标记值的最小值,用这个最小值作为当前点的标记值并且更新相关性表存储器组(3)中的值;c) 算出的标记值写入DDR写缓冲FIFO(43)中,然后存入到DDR中;D.普通扫描单元(4)完成扫描之后通知主控制器模块(2),主控制器模块(2)更新普通扫描单元(4)的参数值开启下一次的扫描操作;E.重复C,D步操作两次完成对图像的四次扫描;F.所有的扫描操作完成之后主控制器模块(2)通知组帧和数据输出模块(7)从DDR的对应位置取出最后的标记值,然后根据输出帧的格式生成输出的最终数据,最后输出时序控制模块(74)产生合适的时序把结果发送出去。
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