[实用新型]抑制高速比较器火花码和亚稳态的电路结构有效
| 申请号： | 201320721475.0 | 申请日： | 2013-11-13 |
| 公开（公告）号： | CN203590202U | 公开（公告）日： | 2014-05-07 |
| 发明（设计）人： | 马辉;应祖金;蒋赛尖 | 申请（专利权）人： | 无锡思泰迪半导体有限公司 |
| 主分类号： | H03M1/12 | 分类号： | H03M1/12;H03M1/06 |
| 代理公司： | 无锡盛阳专利商标事务所(普通合伙) 32227 | 代理人： | 杜丹盛 |
| 地址： | 214028 *** | 国省代码： | 江苏;32 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本实用新型涉及高速模数转换器领域，尤其涉及FLASHADC模数转换器，具体为一种抑制高速比较器火花码和亚稳态的电路结构，其结构简单，降低编码复杂度，能够有效地抑制高速比较器火花码和亚稳态，其包括格雷码编码电路，格雷码编码电路包括输入端和输出端，格雷码编码电路的输入端包括多个二输入与非门，其特征在于，与格雷码编码电路的输出端最高位连接的二输入与非门的一个输入端接地、另一个输入端设置二输入或门，其他二输入与非门的输入端分别设置二输入或门，二输入或门的输出端连接二输入与非门的输入端。 | ||
| 搜索关键词： | 抑制 高速 比较 火花 亚稳态 电路 结构 | ||
【主权项】：
一种抑制高速比较器火花码和亚稳态的电路结构，其包括格雷码编码电路，所述格雷码编码电路包括输入端和输出端，所述格雷码编码电路的输入端包括多个二输入与非门，其特征在于，与所述格雷码编码电路的输出端最高位连接的所述二输入与非门的一个输入端接地、另一个输入端设置二输入或门，其他所述二输入与非门的输入端分别设置二输入或门，所述二输入或门的输出端连接所述二输入与非门的输入端。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于无锡思泰迪半导体有限公司，未经无锡思泰迪半导体有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201320721475.0/，转载请声明来源钻瓜专利网。
