[发明专利]一种基于FPGA的四路视频合成方法及其装置

摘要

本发明公开了一种基于FPGA的四路视频合成方法及其装置，装置包括：多通道视频解码单元，DDR2存储器，FPGA单元和DSP单元。所述的FPGA单元对多通道视频解码单元输出的四路数字视频流进行采集，去掉消隐数据后提取其中的有效视频数据并合成为一路有效视频数据，然后对合成好的一路有效视频数据添加同步数据，并以BT.656或BT.1120协议输出给DSP单元。本发明充分利用了FPGA硬件的并行处理能力，减少DSP处理器在多路视频采集和合成上消耗的资源，以保证DSP处理器有充足的资源来完成视频的编解码工作，从而保证视频的实时处理。本发明可以应用在视频监控、远程监控等领域。

主权项

一种基于FPGA的四路视频合成方法，该方法包括以下的步骤：(1).外部四路NTSC/PAL的模拟视频输入到多通道视频解码单元（110），完成模拟视频到数字视频的转化。(2).DSP单元（140）通过I2C总线配置多通道视频解码单元（110）的输出分辨率，四路数字视频以超级帧格式输给FPGA单元（130）。(3).在DDR2存储器（120）中开辟两块视频缓存空间，每块的空间大小应大于或等于合成后的一路有效视频数据的大小，一块缓存空间处于写状态时，另一块处于读状态，两块缓存空间工作状态是交替的，来保证视频的实时接收和输出。(4).视频输入检测模块（210）接收多通道视频解码单元（110）输出的时钟和数据，确定上电或复位后的超级帧的起始时刻。(5).缓存模块1（220）把步骤（4）中起始时刻后的超级帧数据缓存下来。(6).从缓存模块1（220）中读取一行超级帧的有效视频，超级帧检测模块（230）确定这行超级帧的视频数据EAV（End Active Video）和SAV（Start Active Video）时刻，并从SAV后的8字节数据中，获得这行视频来自的通道数（channel）、场数（fieldid）、行数（fline）以及有效行标志等信息。(7).写控制模块（250）根据步骤（6）中检测到的有效行标志，判断出这行视频是否是四路视频中的有效行，如果不是返回到步骤（6），如果是四路视频中的有效行，根据步骤（6）检测到的通道数（channel）、场数（fieldid）和行数（fline），计算出这行视频的有效数据在合成好的一路有效视频数据中的位置，然后把这行视频中有效数据通过存储控制器（240）的写端口写到DDR2存储器（120）写缓存空间的相应位置，这个位置的开始地址，分两种情况分别计算如下：当一路有效视频数据以场格式存放在DDR2储存器（120）中，计算公式如式（1）所示： ch 0 _ wr _ addr = wr _ frame _ startaddr + fline * X + fieldid * X * Y 2 ch 1 _ wr _ addr = wr _ frame _ startaddr + fline * X + fieldid * X * Y 2 + X 2 ch 2 _ wr _ addr = wr _ frame _ startaddr + fline * X + fieldid * X * Y 2 + X * Y 4     （1） ch 3 _ wr _ addr = wr _ frame _ startaddr + fline * X + fieldid * X * Y 2 + X * Y 4 + X 2 当一路有效视频数据以帧格式存放在DDR2存储器（120）中，计算公式如式（2）所示ch0_wr_addr=wr_frame_startaddr+(fline< ch 1 _ wr _ addr = wr _ frame _ startaddr + ( fline < < fieldid ) * X + X 2 ch 2 _ wr _ addr = wr _ frame _ startaddr + ( fline < < fieldid ) * X + X * Y 2     （2） ch 3 _ wr _ addr = wr _ frame _ startaddr + ( fline < < fieldid ) * X + X * Y 2 + X 2 其中式（1）和式（2），所要计算的ch0_wr_addr、ch1_wr_addr、ch2_wr_addr、ch3_wr_addr分别为四个通道的一行有效视频数据在DDR2存储器（120）中存放的开始地址，wr_frame_startaddr为DDR2存储器（120）的两块缓存空间的首地址，X为合成好的一路视频中每行有效数据的字节数，Y为合成好的一路视频的有效行总数。(8)重复步骤（6）和（7），直到一个超级帧的最后有效行，此时DDR2存储器（120）写缓存空间中已经存放了一路合成好的有效视频数据和读缓存空间中一路合成好的有效视频数据已经读出，此时两个缓存空间工作状态交换一次，读缓存空间变成写缓存空间，开始接收从下一超级帧里面合成好的一路有效视频数据，写缓存空间变成读缓存空间，把合成好的一路有效视频数据输出。(9)读控制模块（260）通过存储控制器（240）的读端口，把DDR2存储器（120）读缓存空间中合成好的一路有效视频数据依次读到缓存模块2（270）中。(10)视频输出模块（280）从缓存模块2（270）取出合成好的有效视频数据，然后添加同步所需的EAV数据、SAV数据以及消隐数据后，输出给DSP单元（140）。