[发明专利]基于FPGA的时间间隔测量系统与测量方法

摘要

本发明公开了一种基于FPGA的时间间隔测量系统与测量方法，主要解决现有技术测量分辨率低，测量误差大的问题。该时间间隔测量系统包括：闸门信号产生模块（1）、时钟管理模块（2）、时间间隔测量模块（3）、数据处理模块（4）、数据输出模块（5）和计算机（6）。闸门信号产生模块（1）将时间间隔信号转换为闸门信号并输出到时间间隔测量模块（3）；时间间隔测量模块（3）对闸门信号进行延迟后进行测量，并将测量数据输出到数据处理模块（4）；数据处理模块（4）将测量数据组成数据帧后输出到数据输出模块（5）；数据输出模块（5）将数据帧输出到计算机（6）计算出待测时间间隔。本发明有效地提高了测量分辨率，降低了测量误差，且实现简单，可用于高分辨率的时间间隔测量领域。

主权项

一种基于FPGA的时间间隔测量系统，包括：闸门信号产生模块（1），用于将时间间隔信号转换为闸门信号，并将闸门信号输出到时间间隔测量模块（3）；时钟管理模块（2），用于减小参考时钟信号引入的误差和抖动，其输出连接到时间间隔测量模块（3）；时间间隔测量模块（3），用于对闸门信号进行延迟然后进行测量，并将测量数据输出到数据处理模块（4）；数据处理模块（4），用于对时间间隔测量得到的数据进行处理，并将处理后的数据输出到数据输出模块（5）；数据输出模块（5），用于将处理后的数据输出到计算机（6），以计算出待测时间间隔；其特征在于：所述的时间间隔测量模块（3），包括n个延迟单元和n个计数器，每个延迟单元和其相应的计数器构成一个测量通道，其通道编号为0至n‑1，其中n为大于等于1的整数，其上限由FPGA芯片资源量决定；每个通道的延迟单元之间采用相互独立的非链状结构；每个通道的计数器，采用不同的位宽，即通道0采用多位宽计数器，其他通道均采用2位计数器，且通道0的计数器位宽决定着系统的测量范围，其位宽每增加1位，系统的测量范围将在原有基础上扩大一倍；0至n‑1通道的n个计数器布局成m×p型结构，即m个计数器为一行，p个计数器为一列的矩阵式结构，以提高各个延迟单元的延迟一致性，其中m、p均为大于等于1的整数，且m×p＝n。