[发明专利]一种用于全数字锁相环的低功耗鉴相器有效
| 申请号： | 201210311259.9 | 申请日： | 2012-08-28 |
| 公开（公告）号： | CN103633998A | 公开（公告）日： | 2014-03-12 |
| 发明（设计）人： | 李巍;刘鹏飞;牛杨杨;李宁 | 申请（专利权）人： | 复旦大学 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08 |
| 代理公司： | 上海元一成知识产权代理事务所(普通合伙) 31268 | 代理人： | 吴桂琴 |
| 地址： | 200433 *** | 国省代码： | 上海;31 |
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| 摘要： | 发明属微电子领域，涉及一种用于全数字锁相环的鉴相器；该鉴相器在保证鉴相器功能正确的前提下，能降低鉴相器的功耗。本发明对传统鉴相器进行了改进，其中累加型计数器的输出为各个参考时钟周期内原传统的计数器输出码值累加的结果，而不是单一的一个时钟周期之内的输出码值，因此累加型计数器可直接由DCO的输出信号驱动；交换了时间-数码转换器的输出在数字鉴相器中的运算顺序，使整个鉴相器的运算步骤减少，从而降低了鉴相器结构的功耗，并使电路结构更加简单，易于实现。本发明所述鉴相器适用于全数字锁相环的电路设计，具有重要的实用价值。 | ||
| 搜索关键词： | 一种 用于 数字 锁相环 功耗 鉴相器 | ||
【主权项】：
1.一种用于全数字锁相环的低功耗鉴相器，其特征在于，包括：累加型计数器和时间-数码转换器，其中的累加型的计数器，直接得到![]()
同时，在电路实现时将![]()
运算改变顺序，将先做差后累加改变为先累加后做差，其运算公式为：![]()
其中，FCW为频率控制字,![]()
为累加的第K个时钟周期计数器的输出,σK+1为时间-数码转换器在第K+1个时钟周期的输出。
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