[发明专利]一种基于FPGA的SATA主控制器无效

专利信息
申请号: 201210294745.4 申请日: 2012-08-20
公开(公告)号: CN102880427A 公开(公告)日: 2013-01-16
发明(设计)人: 刘家伟 申请(专利权)人: 北京奇作电子有限公司
主分类号: G06F3/06 分类号: G06F3/06
代理公司: 暂无信息 代理人: 暂无信息
地址: 100098 北京市海淀区*** 国省代码: 北京;11
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摘要: 发明提供一种基于FPGA的SATA主控制器,为更高效更便利地使用FPGA器件实现对SATA接口硬盘的读写控制而设计。包括SATA物理层实现模块、SATA链路层实现模块、SATA传输层实现模块和SATA应用层实现模块等部分。与现有设计相比,本发明实现了更高层次的逻辑封装,为用户提供了更简便的操作接口,用户通过操作本发明提供的FIFO、SRAM、寄存器等形式的简单接口,即可实现对SATA接口硬盘的读写控制。
搜索关键词: 一种 基于 fpga sata 主控
【主权项】:
一种基于FPGA的SATA主控制器(99),其特征在于包括:SATA应用层实现模块(1),SATA传输层实现模块(2),SATA链路层实现模块(3),SATA物理层实现模块(4);SATA应用层实现模块(1)具有用户使用接口,所述的用户使用接口由用户指令寄存器(101),用户参数寄存器(102),用户数据SRAM端口(103),用户数据FIFO端口(104),应用层状态报告端口(107)5个端口组成;SATA应用层实现模块(1)内部还具有应用层状态机(105)和应用层数据传输控制器(106);用户指令寄存器(101):用于设置硬盘读写启动等指令并查询关键状态;用户参数寄存器(102):用于参数设置,可设置的参数有读写指令类别、读写地址、读写数据数量、读写数据通过用户数据SRAM端口(103)传输还是通过用户数据FIFO端口(104)传输等等;用户数据SRAM端口(103):用于数据传输,其端口信号与常见的SRAM器件端口信号类似,能够直接与FPGA内部的SRAM连接;用户数据FIFO端口(104):用于数据传输,其端口信号与常见的FIFO器件端口信号类似,能够直接与FPGA内部的FIFO连接;应用层状态报告端口(107):报告SATA应用层实现模块(1)的工作状态;应用层状态机(105):接收来自用户指令寄存器(101)以及用户参数寄存器(102)的指令参数,并控制应用层数据传输控制器(106)和SATA传输层实现模块(2)的端口,从而控制用户数据与SATA接口硬盘(5)之间的输入输出交互;应用层数据传输控制器(106):接收来自应用层状态机(105)的指令,起到数据传输流向选择开关的作用,使数据流在用户数据SRAM端口(103)与SATA接口硬盘(5)之间交互,或者使用户数据在用户数据FIFO端口(104)与SATA接口硬盘(5)之间交互;SATA传输层实现模块(2):内部包含传输层指令寄存器(201),传输层参数寄存器(202),传输层状态报告端口(207),传输层状态机(206),数据帧参数存储区(203),存盘数据写出存储区(204),存盘数据读入存储区(205);在写硬盘时,传输层状态机(206)根据传输层指令寄存器(201)和传输层参数寄存器(202)接收到的指令,将数据帧参数写入数据帧参数存储区(203),再命令SATA链路层实现模块(3)启动,将数据帧参数存储区(203)和存盘数据写出存储区(204)中的数据整合后写出到硬盘;在读硬盘时,经过SATA链路层实现模块(3)处理后的帧参数存入数据帧参数存储区(203),存盘内容数据存入存盘数据读入存储区(205),同时传输层状态机(206)得知数据帧被接收,继而通过传输层指令寄存器(201)和传输层参数寄存器(202)告知SATA应用层实现模块(1);SATA链路层实现模块(3):包括链路层指令状态寄存器(301),链路层状态机(302),SATA原语数据存储区(303),数据选择复选器(304),循环冗余校验值插入器(305),扰码器(307),数据发送端口(310),数据接收端口(311),原语检查器(308),解扰器(309),循环冗余校验检查器(306),数据甄别器(312);在写硬盘时,链路层状态机(302)根据链路层指令状态寄存器(301)接收到的指令,选择SATA原语数据存储区(303)中存储的某些原语,并控制数据选择复选器(304)选择不同数据源,使数据经过循环冗余校验值插入器(305)和扰码器(307)的处理后,形成最终要发送到SATA接口硬盘(5)的数据帧;在读硬盘时,数据帧首先经过解扰器(309)进行解扰处理,然后原语检查器(308)将检查到的原语告知链路层状态机(302),循环冗余校验检查器(306)对数据帧进行循环冗余校验检查,将检查结果告知链路层状态机(302);经过检查的数据再被数据甄别器(312)分别筛选出帧参数数据并存入数据帧参数存储区(203),筛选出原始存盘数据并存入存盘数据读入存储区(205);SATA物理层实现模块(4)基于FPGA芯片内部集成的高速串行数据收发器设计,通过数据发送端口(310)和数据接收端口(311)与SATA链路层实现模块(3)连接,SATA物理层实现模块(4)通过SATA协议规范定义的两对高速串行差分数据线与SATA接口硬盘(5)通信。
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