[发明专利]全数字扩频通信系统中接收端的同步时钟提取方法

摘要

本发明涉及全数字扩频领域，公开了一种全数字扩频通信系统中接收端的同步时钟提取方法，接收端将接收到的数据分别与PN码或者PN码的反码做自相关运算，得到时钟信号frame_clk0的值在信道无噪声的情况下可以作为接收端接收到一个完整扩频码时的结束标志，一个完整扩频码表示一个原始bit时钟周期内接收的扩频后的数据。但在有噪声的信道中传输数据时，frame_clk0存在毛刺现象严重，则不能精确的作为接收端译码模块的同步时钟，通过FPGA的可编程性把含毛刺的粗时钟信号frame_clk0多次移位相加处理后得到精确时钟信号frame_clk作为扩频接收端的同步时钟，可消除时钟不同步问题导致的译码错误现象。

主权项

一种全数字扩频通信系统中接收端的同步时钟提取方法，其特征在于，包括以下步骤：S1、发送端将原始数据经过N倍扩频后发送，N为正整数；S2、接收端接收扩频后的数据，并将接收到的数据分别与PN码或者PN码的反码做自相关运算，判断自相关运算结果中的最大值是否大于预设门限，若是，则在该最大值处设置时钟信号frame_clk0=1；若否，则在该最大值处设置时钟信号frame_clk0=0，所述时钟信号frame_clk0的值作为接收端接收到一个完整扩频码时的结束标志，一个完整扩频码表示一个原始数据的时钟周期内接收的扩频后的数据。