[发明专利]VSB调制系统中采样时钟的估计和纠正装置

摘要

本发明公开了一种VSB调制系统中采样时钟的估计和纠正装置，包括：A/D采样器，将模拟信号转换成数字信号；插值滤波器，恢复出正确的采样时刻的值并信号降采样到基带信号符号率的正整数倍；调制解调器；匹配滤波器；时钟误差检测，将匹配滤波器出来的I，Q两路信号和训练序列做相关运算，然后将前一个训练序列的相关值与后一个训练序列的相关值作共轭相乘来获得时钟偏差信息；数控振荡器，产生插值滤波器的插值时刻信息。VSB调制系统中采样时钟误差所产的影响通过闭环来补偿。本发明可以快速实现采样时钟频率同步。

主权项

一种VSB调制系统中采样时钟的估计和纠正装置，其特征在于，包括：A/D采样器，将来自模拟接收端的中频信号转换成数字信号，采样频率大于基带信号速率的两倍；采样后的信号经过插值滤波器，恢复出采样点的正确值并将恢复后的信号降采样符号速率的正整数倍；插值滤波器的输出通过调制解调器下变频到基带信号，并将基带信号速率降采样到一倍符号速率；匹配滤波器，用于将基带信号恢复出最大信噪比信号；匹配滤波器输出的基带信号I，Q两路信号通过时钟误差检测来估算时钟误差信息.即将配滤波器出来的I，Q两路信号与训练序列进行相关运算，然后将前一个训练序列的相关值与后一个训练序列的相关值作共轭相乘，时钟偏差信息近似等于共轭相乘后的相位，从而获得时钟偏差信息；时钟误差检测出来的时钟误差信号通过环路滤波器和数字控制振荡器NCO后，产生插值滤波器的插值时刻信息和采样控制信息。