[实用新型]内存选取装置无效

专利信息
申请号: 200720182634.9 申请日: 2007-10-17
公开(公告)号: CN201111932Y 公开(公告)日: 2008-09-10
发明(设计)人: 王弇;刘士豪 申请(专利权)人: 英业达股份有限公司
主分类号: G11C8/12 分类号: G11C8/12
代理公司: 北京纪凯知识产权代理有限公司 代理人: 戈泊
地址: 中国台*** 国省代码: 中国台湾;71
权利要求书: 查看更多 说明书: 查看更多
摘要: 实用新型公开了一种内存选取装置,应用于具有第一、第二静态随机存取内存的电子装置中,其中,第一、第二静态随机存取内存分别具有第一输入接脚及第二输入接脚,该内存选取装置包括:具有第一输出接脚及第二输出接脚的基板管理控制器,该第一输出接脚与该第一、第二静态随机存取内存的第一输入接脚电性连接,该第二输出接脚与该第二静态随机存取内存的第二输入接脚电性连接;转换单元,与该基板管理控制器的第二输出接脚及第一静态随机存取内存的第二输入接脚电性连接,用以对该基板管理控制器输出的选择信号进行转换处理,通过激活信号以及选择信号使该电子装置选取该第一静态随机存取内存或第二静态随机存取内存。
搜索关键词: 内存 选取 装置
【主权项】:
1.一种内存选取装置,应用于一具有第一、第二静态随机存取内存的电子装置中,其中,该第一、第二静态随机存取内存分别具有第一输入接脚及第二输入接脚,其特征在于,该内存选取装置包括:基板管理控制器,具有第一输出接脚及第二输出接脚,其中,该基板管理控制器的第一输出接脚是与该第一、第二静态随机存取内存的第一输入接脚电性连接,该基板管理控制器的第二输出接脚是与该第二内存的第二输入接脚电性连接,该基板管理控制器是用以产生激活信号并经由该第一输出接脚输出,以及产生一具有第一状态值的选择信号并经由该第二输出接脚输出;以及转换单元,与该基板管理控制器的第二输出接脚及第一静态随机存取内存的第二输入接脚电性连接,用以对该基板管理控制器输出的选择信号进行转换处理,以将该选择信号由第一状态值转换为第二状态值,并将该第二状态值的选择信号输出至该第一内存的第二输入接脚;从而当该第一、第二静态随机存取内存的第一输入接脚接收到该基板管理控制器输出的激活信号而处于激活状态时,通过该基板管理控制器输出的具有第一状态值的选择信号及经该转换单元转换而输出的具有第二状态值的选择信号选取该第一、第二静态随机存取内存中之一者,以供该电子装置使用。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于英业达股份有限公司,未经英业达股份有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/patent/200720182634.9/,转载请声明来源钻瓜专利网。

同类专利
  • 半导体器件-201910039637.4
  • 卢寿赫 - 爱思开海力士有限公司
  • 2019-01-16 - 2023-10-27 - G11C8/12
  • 本发明提供了一种半导体器件,其包括:数据区,所述数据区包括多个第一半导体芯片,并且被配置为储存由主机所请求的数据;以及元数据区,所述元数据区包括一个或多个第二半导体芯片,并且被配置为储存与所述数据区中的所述多个第一半导体芯片相对应的元数据。使用不同的信号来访问所述数据区和所述元数据区,以执行与命令信号相对应的基于命令的操作。
  • 一种信号采样电路以及半导体存储器-202210294955.7
  • 黄泽群 - 长鑫存储技术有限公司
  • 2022-03-23 - 2023-10-03 - G11C8/12
  • 本公开实施例提供了一种信号采样电路以及半导体存储器,该信号采样电路包括:信号输入电路,用于确定待处理指令信号和待处理片选信号;第一指令采样电路,用于根据第一时钟信号对待处理片选信号进行两级采样及逻辑运算处理,得到第一片选时钟信号;第二指令采样电路,用于根据第一时钟信号对待处理片选信号进行两级采样及逻辑运算处理,得到第二片选时钟信号;指令译码电路,用于根据待处理片选信号和第一片选时钟信号对待处理指令信号进行译码和采样处理,得到目标指令信号;或者,根据待处理片选信号和第二片选时钟信号对待处理指令信号进行译码和采样处理,得到目标指令信号。这样,能够区分2TCMD和NT ODT CMD这两种指令信号,并进行准确译码。
  • 用于改进存储器装置中的输入信号质量的系统和方法-201880077010.1
  • M·V·霍 - 美光科技公司
  • 2018-10-15 - 2023-10-03 - G11C8/12
  • 一种半导体装置可包含多个存储器组(12)以及可耦合到所述多个存储器组(12)的输出缓冲器(52)。所述输出缓冲器(52)可产生表示待从所述多个存储器组(12)中的至少一个读取到控制器的数据的数据电压信号。所述半导体装置还可包含可将电压源耦合到所述输出缓冲器(52)的多个开关(72)、可将所述输出缓冲器(52)驱动到低电压参考电平以校正其驱动强度的第一下拉开关(74)。所述装置还包含可将所述输出缓冲器(52)耦合到所述低电压参考电平的第二下拉开关(76)。所述多个开关(72)、所述第一下拉开关(74)以及所述第二下拉开关(76)可各自将所述数据电压信号提供到所述输出缓冲器(52)。
  • 半导体器件-201811637034.6
  • 金雄来;李泰龙 - 爱思开海力士有限公司
  • 2018-12-29 - 2023-09-08 - G11C8/12
  • 本申请公开一种半导体器件,包括:存储区域选择电路,适用于基于存储区域地址信号和模式识别信号产生多个存储区域选择信号,并在第一模式期间激活多个存储区域选择信号之中的一个或多个存储区域选择信号,或在第二模式期间激活多个存储区域选择信号之中的两个或更多个存储区域选择信号;列选择电路,适用于基于列地址信号和模式识别信号产生多个列选择信号,并在第一模式期间改变多个列选择信号,或在第二模式期间保持多个列选择信号;以及多个存储区域,基于多个存储区域选择信号和多个列选择信号,在第一模式期间其中的一个或多个存储区域被访问,或者在所述第二模式期间其中的两个或更多个存储区域被访问。
  • 存储器件-202211651583.5
  • 姜信行;李硕汉;孙教民 - 三星电子株式会社
  • 2022-12-21 - 2023-07-11 - G11C8/12
  • 提供了一种存储器件。所述存储器件包括:存储器存储体,所述存储器存储体包括多个存储体,所述多个存储体中的每个存储体包括存储单元;以及PIM(存储器中处理)电路,所述PIM电路包括多个PIM块,每个所述PIM块包括算术逻辑单元(ALU)和地址生成单元,所述ALU被配置为使用从所述多个存储体中的至少一个存储体获取的内部数据来执行算术运算。所述多个PIM块包括分配给至少一个第一存储体的第一PIM块和分配给至少一个第二存储体的第二PIM块。所述第一PIM块的所述地址生成单元被配置为针对所述至少一个第一存储体生成第一内部行地址,并且所述第二PIM块的所述地址生成单元被配置为针对所述至少一个第二存储体生成第二内部行地址。
  • 一种平衡电压降影响的存储器阵列-202310364014.0
  • 王宗巍;杨韵帆;蔡一茂;单林波;黄如 - 北京大学
  • 2023-04-07 - 2023-07-04 - G11C8/12
  • 本发明提供了一种平衡电压降影响的存储器阵列,包括一个m行的存储器阵列,分为a个“子块”,每个“子块”内有行的存储单元;编号为{1,3,5,…,a‑1}的子块定义为“奇数子块”,编号为{2,4,6,…,a}的子块定义为“偶数子块”;“奇数子块”中的存储单元从上到下编号为1、2、3、…、“偶数子块”中的存储单元从上到下编号为…、3、2、1;选取所有“奇数子块”和“偶数子块”中编号相同的存储单元组成存储器阵列的子阵列,依次开启子阵列进行计算,每个“子阵列”中所有行器件连到底部模数转换器的总电阻和相等;有效平衡存储器阵列每次计算中的电压降影响,降低存储器阵列向量矩阵乘法计算的偏差。
  • 用于在保持损失后增强系统性能的技术-202211696014.2
  • 杨春森;何德平;马敏锐 - 美光科技公司
  • 2022-12-28 - 2023-06-30 - G11C8/12
  • 本申请涉及用于在保持损失后增强系统性能的技术。存储器系统可响应于接收到断电通知而对存储器单元页进行编程。作为所述编程的一部分,所述存储器系统可记录所述页的电压阈值的指示,并在一段时间内断电,在此期间所述存储器系统可能经历保持损失。通电时,所述存储器装置可将所述页的所述电压阈值与断电之前存储的所述指示进行比较,并确定所述存储器系统的一或多个块的电压偏移。在一些情况下,所述存储器系统可使用所述电压偏移来确定起始块组,并且可发起块组扫描以确定所述一或多个块的最终块组。
  • 半导体器件-201811526214.7
  • 贾东润 - 爱思开海力士有限公司
  • 2018-12-13 - 2023-06-20 - G11C8/12
  • 本发明公开了一种半导体器件。所述半导体器件可以包括布置在存储体的第一侧的第一列解码器,其中所述第一列解码器由第一列解码器选择信号来使能。所述半导体器件可以包括布置在所述存储体的第二侧的第二列解码器,其中所述第二列解码器由第二列解码器选择信号来使能;并且其中所述存储体布置在所述第一列解码器与所述第二列解码器之间。所述半导体器件还可以包括:列解码器选择电路,其适用于基于行地址来激活所述第一列解码器选择信号和所述第二列解码器选择信号中的任一者。
  • 半导体器件-201811300426.3
  • 金雄来;李泰龙 - 爱思开海力士有限公司
  • 2018-11-02 - 2023-05-16 - G11C8/12
  • 半导体器件包括列操作控制电路和存储体列地址发生电路。列操作控制电路在第一模式下响应于合成控制脉冲而从第一存储体选择信号和第二存储体选择信号来产生第一存储体地址控制信号和第二存储体地址控制信号以及第一存储体控制脉冲和第二存储体控制脉冲,使得第一存储体中的数据和第二存储体中的数据被同时输出。存储体列地址发生电路响应于第一存储体地址控制信号和第二存储体地址控制信号来从列地址产生第一存储体列地址和第二存储体列地址,以用于选择第一存储体和第二存储体。
  • 半导体器件-201810941798.8
  • 金雄来;郭明均;李泰龙 - 爱思开海力士有限公司
  • 2018-08-17 - 2023-04-14 - G11C8/12
  • 一种半导体器件包括存储体组选择信号发生电路和存储体组地址发生电路。存储体组选择信号发生电路基于被产生为执行读取操作或写入操作的命令脉冲来储存存储体地址。存储体组选择信号发生电路将所储存的存储体地址输出为存储体组选择信号。存储体组地址发生电路产生存储体组地址和内部存储体组地址,用于执行包括在基于存储体组选择信号而选中的存储体组中的单元阵列的列操作。
  • 组对结构非易失性存储器的局部位线选择电路及操作方法-202211341569.5
  • 禹小军;金波 - 杭州领开半导体技术有限公司
  • 2022-10-31 - 2023-03-24 - G11C8/12
  • 本发明提供一种组对结构非易失性存储器的局部位线选择电路。该局部位线选择电路位于存储模块的外围,包括多个位线选择管组,每个位线选择管组包括第一位线选择管和第二位线选择管;局部位线与存储模块连接,一个位线选择管组与一个局部位线组对应连接,其中,第一位线选择管的漏极与第一局部位线连接,第二位线选择管的漏极与第二局部位线连接,第一全局位线与第一位线选择管的源极对应连接,第二全局位线与第二位线选择管的源极对应连接。该局部位线选择电路所用器件数量少,有助于降低局部位线选择电路占用的芯片面积,降低芯片成本,并改善读写数据干扰,提高芯片可靠性。本发明还提供一种组对结构非易失性存储器的操作方法。
  • 多平面存储器装置中的独立并行平面存取-202180041372.7
  • T·T·皮耶克尼 - 美光科技公司
  • 2021-06-10 - 2023-02-03 - G11C8/12
  • 本发明公开一种存储器装置,其包含:存储器阵列,其包括第一数目个平面;第二数目个独立平面驱动器电路,其中所述第二数目小于所述第一数目;及平面选择电路,其用以将所述第二数目个独立平面驱动器电路耦合到所述存储器阵列的所述第一数目个平面。所述存储器装置进一步包含控制逻辑,其用以执行接收第一读取命令,并在所述第一数目个平面当中识别所述第一读取命令指向的第一平面。所述控制逻辑进一步配置所述平面选择电路以将所述第二数目个独立平面驱动器中的第一独立平面驱动器耦合到所述第一平面并致使所述第一独立平面驱动器对所述第一平面执行对应于所述第一读取命令的第一读取操作。
  • 半导体存储器装置及控制其全局输入输出线的负载的方法-202210648176.2
  • 李说民;赵席振 - 三星电子株式会社
  • 2022-06-09 - 2022-12-09 - G11C8/12
  • 一种半导体存储器装置包括数据焊盘、字线、存储器单元、全局输入输出线和存储体内开关。字线在行方向上延伸并在列方向上排列。字线被分组为字线组,使得每个字线组包括在列方向上相邻的字线。选择字线基于行地址来选择。全局输入输出线在列方向上延伸并在行方向上排列以在数据焊盘与存储器单元之间传送数据。全局输入输出线被切割成分别与字线组对应的线段组。存储体内开关基于行地址来控制线段组当中的两个线段组之间的电连接,其中,所述两个线段组在列方向上相邻并包括在一个存储器存储体中。
  • 经由交叉连接的共享存储体资源的同时的存储器存储体访问-201780082273.7
  • Y·李;D·全;J·徐 - 高通股份有限公司
  • 2017-12-14 - 2022-12-06 - G11C8/12
  • 公开了用于提供同时的存储器存储体访问的系统、方法和计算机程序。一个实施例是一种存储器设备,其包括第一存储体、第二存储体、第一存储体资源和第二存储体资源。第一存储体具有用于访问在第一存储器单元阵列中的第一行集合的第一位线集合。第二存储体具有用于访问在第二存储器单元阵列中的第二行集合的第二位线集合。第一存储体资源和第二存储体资源经由交叉连接开关来选择性地连接到第一位线集合或第二位线集合。
  • 级联前端控制器的寻址装置及上行发送功率确定方法-202110336585.4
  • 王俊;王根 - 富联国基(上海)电子有限公司
  • 2021-03-29 - 2022-09-30 - G11C8/12
  • 级联前端控制器的寻址装置包括:PLC,包含有第一连接器,第一连接器包含N个级联引脚;N个前端控制器,每个前端控制器包含第二连接器及第三连接器,第二连接器包含N个级联引脚,第三连接器包含N‑1个级联引脚;第N个前端控制器的第二连接器的N个级联引脚与PLC的第一连接器的N个级联引脚连接,第N个前端控制器的第三连接器的N‑1个级联引脚与第二连接器的第二至第N个级联引脚连接;第K个前端控制器的第二连接器第1至第K个级联引脚的连接上一级的前端控制器的第三连接器的第1至第K个级联引脚;第K个前端控制器第三连接器的第1至第K‑1个级联引脚连接于下一级的前端控制器的第二连接器的第1至第K‑1级联引脚,明确了前端控制器独有的地址引脚。
  • 组控制电路及包括该组控制电路的半导体存储器设备-202110655051.8
  • 蔡洙悦 - 爱思开海力士有限公司
  • 2021-06-11 - 2022-07-15 - G11C8/12
  • 本申请涉及组控制电路及包括该组控制电路的半导体存储器设备。一种组控制电路包括选择信号生成电路、以及第一激活选择电路和第二激活选择电路。选择信号生成电路通过使进入控制信号同步生成源极选择信号。第一激活选择电路与第一边沿时钟信号同步地生成多个第一激活选择信号。第二激活选择电路与第二边沿时钟信号同步地生成多个第二激活选择信号。第一激活选择电路和第二激活选择电路具有并行结构。
  • 存储单元的连接方法以及处理器-202010963249.8
  • 刘锴;宋宁;刘建华;杜金凤;马得尧;王铜铜 - 广东高云半导体科技股份有限公司
  • 2020-09-14 - 2022-07-12 - G11C8/12
  • 本发明提供了一种存储单元的连接方法以及处理器,其中,所述存储单元的连接方法包括:首先,获取存储器的目标空间尺寸;其次,根据所述目标空间尺寸获取若干个组成所述存储器的存储单元的组合方案,并挑选出最优组合方案;然后,根据所述最优组合方案产生片选信号,并通过所述片选信号建立存储单元间的连接关系;最后,根据所述连接关系连接形成所述存储器的存储空间。该方法打破了传统扩展连接方法的局限性,使存储单元的扩展连接更灵活、高效,解决了存储单元之间地址总线深度和数据总线宽度不完全对齐情况下的连接问题,能够准确建立存储单元的连接关系,满足用户设计的存储器需求。
  • 存储电路、驱动芯片和显示装置-202010622721.1
  • 张钰磊;秦木金;徐再望 - 芯颖科技有限公司
  • 2020-06-30 - 2022-05-06 - G11C8/12
  • 本发明的实施例提供了一种存储电路、驱动芯片和显示装置。存储电路包括存储模块和使能模块,使能模块包括控制单元和使能单元,控制单元与使能单元电连接,使能单元与存储模块电连接。存储模块包括多个闲置存储模块,闲置存储模块为不需要使用的存储模块。控制单元获取第一时钟信号和第二时钟信号。与闲置存储模块对应的控制单元依据第一时钟信号和第二时钟信号译码出闲置触发信号,并将闲置触发信号提供至对应的使能单元。与多个闲置存储模块对应的多个使能单元依据闲置触发信号同时向多个闲置存储模块发送使能信号。多个闲置存储模块依据使能信号同时获取闲置数据。其能够不需要额外增加跳线,就能解决多分辨率跳过中间不用的存储模块的问题。
  • 用于使用存储器内处理进行矩阵乘法的装置和方法-202080001761.2
  • 郑琪霖 - 尼奥耐克索斯有限私人贸易公司
  • 2020-07-07 - 2022-03-08 - G11C8/12
  • 在此公开了用于使用存储器内处理(PIM)进行矩阵乘法的装置和方法的实施例。在一个示例中,一种用于矩阵乘法的装置包括行和列形式的PIM块阵列、控制器以及累加器。每个PIM块都被配置为处于计算模式或存储器模式。控制器被配置为将PIM块阵列划分为:第一组PIM块,每个PIM块都被配置为处于存储器模式;以及第二组PIM块,每个PIM块都被配置为处于计算模式。第一组PIM块被配置为存储第一矩阵,并且第二组PIM块被配置为存储第二矩阵并且基于第一和第二矩阵计算第三矩阵的部分和。累加器被配置为基于第三矩阵的部分和输出第三矩阵。
  • 执行可配置模式设置的存储设备及其操作方法-202110833742.2
  • 权宁天;金载山;柳济民;尹载允;李海硕 - 三星电子株式会社
  • 2021-07-22 - 2022-03-08 - G11C8/12
  • 根据一个方面的存储设备可以包括:存储单元阵列,包括各自包括多个存储体的第一存储体区域和第二存储体区域;运算逻辑,包括与所述第一存储体区域相对应的一个或多个第一处理元件PE和与所述第二存储体区域相对应的一个或多个第二处理元件PE;控制逻辑,被配置为基于外部源设置信息来控制第一存储体区域和第二存储体区域的模式;第一模式信号发生器和第二模式信号发生器,被配置为控制第一和第二PE的启用,其中,响应于第一存储体区域被设置为运算模式并且第二存储体区域被设置为常规模式,第一模式信号发生器被配置为输出第一模式信号以启用第一PE,并且第二模式信号发生器被配置为输出第二模式信号以禁用第二PE。
  • 存储器电路及其操作方法-202110790436.5
  • 池育德;藤原英弘;史毅骏;李伯浩;陈炎辉;李嘉富;张琮永 - 台湾积体电路制造股份有限公司
  • 2021-07-13 - 2021-10-29 - G11C8/12
  • 一种存储器电路包括选择电路、存储器单元的列和加法器树。选择电路被配置为接收输入数据元素,每个输入数据元素包括等于H的位数,并输出输入数据元素的H位中的所选择的第k位的集合。存储器单元的列的每个存储器单元包括被配置为存储第一权重数据元素的第一存储器单元和被配置为基于第一权重数据元素和所选集合的第k位生成第一乘积数据元素的第一乘法器第k位。加法器树被配置为基于第一乘积数据元素中的每个生成求和数据元素。本发明的实施例还涉及操作存储器电路的方法。
  • 高带宽存储器和具有该高带宽存储器的系统-202011039790.6
  • 吴成一;金南昇;李硕汉 - 三星电子株式会社
  • 2020-09-28 - 2021-07-20 - G11C8/12
  • 公开了一种高带宽存储器和一种具有该高带宽存储器的系统。高带宽存储器包括缓冲器裸片和多个存储器裸片,每个存储器裸片包括至少一个第一处理元件存储体组和至少一个第二处理元件存储体组。所述至少一个第一处理元件存储体组包括连接到一个或更多个第一存储体输入/输出线组的一个或更多个第一存储体以及连接到所述一个或更多个第一存储体输入/输出线组和第一全局输入/输出线组的第一处理元件控制器,并且被配置为基于第一指令对从所述一个或更多个第一存储体输入/输出线组中的一个存储体输入/输出线组输出的第一数据和通过第一全局输入/输出线组传输的第二数据执行第一处理操作,第一指令是基于第一处理命令生成的。
  • 半导体器件-202010494834.8
  • 金雄来;朴昭玟 - 爱思开海力士有限公司
  • 2020-06-03 - 2021-06-22 - G11C8/12
  • 一种半导体器件包括存储体组控制电路和存储体组。存储体组控制电路基于在内部芯片选择信号具有第一逻辑电平的情况下输入的内部命令/地址信号来生成存储体组使能信号、第一列控制信号和第二列控制信号。存储体组包括第一存储体至第四存储体和公共电路。公共电路基于存储体组使能信号以及第一列控制信号和第二列控制信号来对第一存储体至第四存储体中的至少两个执行列操作。
  • 存储器接口、数据存储设备及其操作方法-201911165283.4
  • 尹皓重 - 爱思开海力士有限公司
  • 2019-11-25 - 2021-01-05 - G11C8/12
  • 本公开的实施例涉及存储器接口、数据存储设备及其操作方法。存储器接口可以包括:被配置为与多个裸片交换信号的收发器模块;和输入/输出(I/O)速率控制器,该控制器被配置为通过监测被发射到每个裸片和从每个裸片接收的信号,来计算每个裸片的每信号间隔比率,通过使用计算的每信号间隔比率,在多个裸片之中选择操作时间相对较慢的第一芯片和操作时间相对较快的第二芯片,并向收发器模块提供用于调整第一裸片和第二裸片中的每个裸片的数据间隔比率的信息。
  • 用于经划分的SGS线的设备及方法-201580056789.5
  • 潘锋;耶克旺·帕克;拉明·古德西 - 美光科技公司
  • 2015-10-07 - 2021-01-01 - G11C8/12
  • 本发明描述经划分的SGS线的设备及方法。实例设备可包含存储器块的第一及第二多个存储器子块。所述设备包含与第一多个存储器子块相关的第一选择栅极控制线,及与第二多个存储器子块相关的第二选择栅极控制线。第一选择栅极控制线可耦合到第一多个存储器子块的第一多个选择栅极开关。第二选择栅极控制线可耦合到第二多个存储器子块的第二多个选择栅极开关。第一及第二多个选择栅极开关可耦合到源极。所述设备包含与第一及第二多个存储器子块中的每一者相关联的多个存储器存取线。
专利分类
×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

400-8765-105周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top