[发明专利]系统控制器、同地址请求队列预防方法及其信息处理设备

摘要

本发明提供一种系统控制器、同地址请求队列预防方法及其信息处理设备。在包括CPU发出请求队列的该系统控制器中，由输入请求保存部保存不同于高速缓存替换请求的最新请求，其中所述CPU发出请求队列具有这样一种电路，其处理没有被输入至所述CPU发出请求队列的具有同一地址的多个请求。因此，即使用于高速缓存替换请求的发出请求的地址与CPU发出请求队列保存的请求的地址匹配，用于高速缓存替换请求的发出请求不被重发，但是在用于高速缓存替换请求的发出请求的地址与输入请求保存部保存的全部地址不匹配时，用于高速缓存替换请求的发出请求在CPU发出请求队列中排队。

主权项

1.一种系统控制器，用于在多处理器系统中控制由CPU发出的请求，该系统控制器包括：CPU发出请求队列，具有用于保存由该CPU发出的请求的多个条目；输入请求保存部，用于保存由该CPU发出的、并且由所述CPU发出请求队列保存的、不同于高速缓存替换请求的最新请求；和重发确定部，用以确定由该CPU发出的新请求是否被重发；其中，所述CPU发出请求队列包括重发必要信号输出电路，该重发必要信号输出电路在任一所述条目保存有一地址时输出表示有必要重发的信号，其中该地址的预定部分与由该CPU发出的新请求的地址的预定部分匹配；所述输入请求保存部包括重发控制信号输出电路，在所述新请求为高速缓存替换请求，并且所述新请求的地址的预定部分与由所述输入请求保存部保存的请求的地址预定部分匹配，而所述新请求的地址的其它部分与由所述输入请求保存部保存的请求的地址预定部分不匹配时，该重发控制信号输出电路输出用以控制重发的信号；和所述重发确定部在所述CPU发出请求队列输出表示有必要重发的信号并且所述输入请求保存部没有输出用以控制重发的信号时，确定所述新请求要被重发，否则所述重发确定部确定所述新请求不被重发而使得所述CPU发出请求队列保存所述新请求。