专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]纠错电路、存储器系统和纠错方法-CN202211374119.6在审
  • 李明奎;李起准;赵诚慧;金成来 - 三星电子株式会社
  • 2022-11-03 - 2023-05-12 - G11B20/18
  • 一种纠错电路包括:纠错码(ECC)编码器,被配置为:基于奇偶校验生成矩阵来生成与主数据相对应的奇偶校验数据,并将包括主数据和奇偶校验数据的码字输出到多个存储器件;以及ECC解码器,被配置为:从多个存储器件读取码字,基于奇偶校验检查矩阵生成与码字相对应的校正子,基于校正子检测错误模式,使用奇偶校验检查矩阵中包括的多个部分子矩阵来生成与错误模式相对应的多个估计校正子,以及基于校正子与多个估计校正子之间的比较的结果来校正在读取码字中包括的错误。
  • 纠错电路存储器系统方法
  • [发明专利]半导体存储器装置和存储器系统-CN202210773795.4在审
  • 金成来;赵诚慧;宋英杰;李起准;李明奎 - 三星电子株式会社
  • 2022-07-01 - 2023-04-21 - G06F11/10
  • 一种半导体存储器装置包括存储器单元阵列、管芯上错误校正码(ECC)引擎和控制逻辑电路。管芯上ECC引擎基于ECC在写入操作中:对主数据执行ECC编码以生成第一奇偶校验数据;基于中毒模式信号用中毒标志选择性地替换所述第一奇偶校验数据的一部分以生成第二奇偶校验数据;将所述主数据提供给所述存储器单元阵列的目标页中的正常单元区域;并且将所述第一奇偶校验数据提供给所述目标页中的奇偶校验单元区域或将所述中毒标志和所述第二奇偶校验数据提供给所述奇偶校验单元区域。所述控制逻辑电路基于来自存储器控制器的命令和地址控制所述管芯上ECC引擎并且生成所述中毒模式信号。
  • 半导体存储器装置系统
  • [发明专利]存储器设备及其操作方法-CN202210936829.7在审
  • 金成来;李明奎;李起准;赵诚慧 - 三星电子株式会社
  • 2022-08-05 - 2023-02-17 - G06F11/10
  • 一种存储器设备的操作方法包括:在存储器区域中存储关于包括擦除的码字的位置信息和包括关于擦除的位置信息的擦除信息;在上电期间,将关于包括擦除的码字的位置信息加载到行解码器和列解码器;响应于来自主机的读取指令,确定与读取指令相对应的读取地址与关于包括擦除的码字的位置信息是否一致;当读取地址与关于包括擦除的码字的位置信息一致时,将关于擦除的位置信息传送到纠错码(ECC)解码器;以及由ECC解码器使用关于擦除的位置信息来纠正从存储单元阵列接收的码字中的错误。
  • 存储器设备及其操作方法
  • [发明专利]半导体存储器装置-CN202210035196.2在审
  • 宋英杰;金成来;李起准;安成基;柳睿信;李硕汉 - 三星电子株式会社
  • 2022-01-13 - 2022-12-20 - G11C29/42
  • 公开了一种半导体存储器装置。所述半导体存储器装置包括缓冲器裸片和多个存储器裸片。每个存储器裸片包括存储器单元阵列、纠错码(ECC)引擎和测试电路。存储器单元阵列包括多个存储器单元行,每个存储器单元行包括多个易失性存储器单元。测试电路在测试模式下生成测试校正子和指示测试校正子的错误状态的预期的解码状态标志,接收由ECC引擎基于测试校正子来生成的测试奇偶校验数据和指示测试奇偶校验数据的错误状态的解码状态标志,并且基于测试校正子与测试奇偶校验数据的比较以及预期的解码状态标志与解码状态标志的比较来确定ECC引擎是否具有缺陷。
  • 半导体存储器装置
  • [发明专利]半导体存储器件-CN202210441705.1在审
  • 金成来;李起准;李明奎;宋英杰;张晋熏;赵诚慧;黄伊萨 - 三星电子株式会社
  • 2022-04-25 - 2022-11-22 - G11C29/42
  • 一种半导体存储器件包括存储单元阵列、链路纠错码(ECC)引擎和管芯上ECC引擎。存储单元阵列包括多个易失性存储单元。链路ECC引擎通过对包括主数据和第一奇偶校验数据的第一码字执行第一ECC解码来提供主数据,并且基于第一ECC解码的结果产生第一错误标志。管芯上ECC引擎通过对主数据执行第一ECC编码来产生第二奇偶校验数据,响应于第一错误标志被去激活,向存储单元阵列的目标页面提供包括主数据和第二奇偶校验数据的第二码字,或者响应于第一错误标志被激活,通过改变第二码字的位中的至少一个位来产生第三码字。
  • 半导体存储器件
  • [发明专利]存储器装置和包括该存储器装置的存储器系统-CN202111211055.3在审
  • 金成来;李明奎;李起准;孔骏镇;宋英杰;张晋熏 - 三星电子株式会社
  • 2021-10-18 - 2022-06-14 - G11C29/56
  • 公开存储器装置和包括该存储器装置的存储器系统。所述存储器装置包括:存储器单元阵列,包括布置成多个行的存储器单元;ECC引擎,被配置为:检测响应于读取命令和读取地址而从存储器单元阵列读取的第一数据中的错误,输出第一错误发生信号,并且纠正第一数据中的错误;行故障检测器,被配置为输出故障行地址,故障行地址指示所述多个行之中的故障行;以及标志生成器,被配置为:接收读取地址、第一错误发生信号和故障行地址,并且生成解码状态标志或故障行标志,解码状态标志指示错误是否被检测到以及错误是否被纠正,故障行标志指示包括在读取地址中的读取行地址为故障行地址。
  • 存储器装置包括系统
  • [发明专利]半导体存储器件及操作半导体存储器件的方法-CN202110892968.X在审
  • 金成来;李起准;李明奎;金浩渊;林秀熏;赵诚慧 - 三星电子株式会社
  • 2021-08-04 - 2022-05-06 - G06F11/10
  • 一种半导体存储器件包括存储单元阵列、纠错码(ECC)引擎电路、行故障检测器电路和控制逻辑电路。所述存储单元阵列包括多个存储单元行。所述控制逻辑电路控制所述ECC引擎电路以对每个所述存储单元行执行多次错误检测操作。所述控制逻辑电路控制所述行故障检测器电路使其通过累积多个缺陷存储单元行中的各个缺陷存储单元行的错误参数,来存储与在其中的每一者中检测到至少一个错误的多个码字中的每个码字相关联的所述错误参数。所述行故障检测器电路基于所述错误参数的改变次数,判定在所述多个缺陷存储单元行中的每个缺陷存储单元行中是否发生行故障。
  • 半导体存储器件操作方法
  • [发明专利]半导体存储器件的纠错电路和半导体存储器件-CN202011026420.9在审
  • 赵诚慧;李起准;宋英杰;金成来;金赞起;李明奎;车相彦 - 三星电子株式会社
  • 2020-09-25 - 2021-07-20 - G11C29/42
  • 一种半导体存储器件的纠错电路包括纠错码(ECC)编码器和ECC解码器。所述ECC编码器使用由生成矩阵表示的纠错码,基于主数据生成奇偶校验数据,并将包括所述主数据和所述奇偶校验数据的码字存储在存储单元阵列的目标页面中。所述ECC解码器基于从所述半导体存储器件的外部提供的地址,从所述目标页面读取所述码字作为读取码字,以基于所述读取码字和奇偶校验矩阵生成不同的校正子,所述奇偶校验矩阵是基于所述ECC的;并且,将所述不同的校正子应用于所述读取码字中的所述主数据,以在所述主数据中存在单个位错误时纠正所述单个位错误,或者在所述目标页面中的相邻两个存储单元中出现两个位错误时纠正所述两个位错误。
  • 半导体存储器件纠错电路

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