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[发明专利]一种多芯片模块中芯片间的超短距离数据传输方法及装置-CN202111415637.3有效
发明人：赖明澈;张庚;吕方旭;郭凯乐;许超龙;庞征斌;常俊胜;齐星云;陆平静;曹继军;王强;罗章;李晋文;廖湘科 -专利权人：中国人民解放军国防科技大学
申请日： 2021-11-25 - 公布日： 2023-09-19 - 主分类号： H04J13/00 文献下载
摘要：本发明公开了一种多芯片模块中芯片间的超短距离数据传输方法及装置，本发明方法包括在发送端和接收端之间通过多路差分信号传输相关非归零编码(CNRZ‑n)编码的弦信令，其中CNRZ‑n编码中的n是指CNRZ‑n编码中数据位宽，且发送端对弦信令的编码为将CNRZ‑n编码矩阵、发送端和接收端之间的共模电压Vcm以及n位数据D0～Dn构成的矩阵相乘得到编码后得到的n+1位的弦信令；接收端对弦信令的解码为将n+1位的弦信令、CNRZ‑n编码矩阵的倒置矩阵相乘还原出发送端发送的n位数据D0～Dn。本发明能够实现高速、节能的芯片到芯片链路，灵敏度和引脚效率高、对均衡复杂度要求更低，传输时的功耗更低。
一种芯片模块超短距离数据传输方法装置

[发明专利]一种应用于时钟数据恢复电路的比例通路增益调节器-CN201911414077.2有效
发明人：吕方旭;武宇轩;王和明;郭凯乐 -专利权人：中国人民解放军空军工程大学
申请日： 2019-12-31 - 公布日： 2022-10-11 - 主分类号： H03L7/08 文献下载
摘要：本发明涉及一种应用于时钟数据恢复电路的比例通路增益调节器，属于光通信领域、比例‑‑积分通路分离的时钟数据恢复电路。为了解决时钟抖动性能和锁定时间难以兼顾的问题，在比例‑积分通路分离的电路结构中，通过设置比例通路增益调节装置，实现了比例通路增益的可调节。当VCO频率偏离中心频率较大时，使VCO能够以较大的幅度进行频率调节，保证环路能够在消耗较短时间的情况下锁定；当VCO频率偏离中心频率较小或环路接近锁定时，使VCO能够以较小的幅度进行频率调节，有效降低了恢复时钟的抖动。
一种应用于时钟数据恢复电路比例通路增益调节器

[发明专利]基于FPGA的物联网络信息加密系统的实现方法-CN201710435872.4有效
发明人： 郭凯乐;熊晓明;詹瑞典 -专利权人：佛山芯珠微电子有限公司
申请日： 2017-06-08 - 公布日： 2022-04-01 - 主分类号： H04L9/08 文献下载
摘要：本发明公开了一种基于FPGA的物联网络信息加密系统的实现方法，包括如下步骤：编代码分别实现AES密码算法模块、RSA加密算法模块、TCP/IP协议栈模块和物理不可克隆模块；分别对AES密码算法模块、RSA加密算法模块、TCP/IP协议栈模块和物理不可克隆模块进行逻辑功能的仿真验证；采用SoC FPGA器件，编写相应约束脚本，把AES密码算法模块、RSA加密算法模块、TCP/IP协议栈模块、物理不可克隆模块和约束文件导入软件开发工具，进行综合布局布线和时序分析，把配置数据文件下载到SoC FPGA器件。本发明能保证物联网信息的安全、具有更高的安全性和抗攻击能力。
基于 fpga 联网信息加密系统实现方法

[发明专利]一种适用于1-28Gbps SerDes的宽速率高线性度相位插值器-CN202011090340.X在审
发明人：吕方旭;郭凯乐;王和明;冯刚;赖明澈;庞征斌;武宇轩;吴苗苗;刘涛;陆德超 -专利权人：中国人民解放军空军工程大学
申请日： 2020-10-13 - 公布日： 2021-02-05 - 主分类号： H03K5/13 文献下载
摘要：一种适用于1‑28Gbps SerDes的宽速率高线性度相位插值器，包括设置于输入端以增强时钟信号驱动能力的缓冲器，其特征在于，在所述缓冲器的输出端设置并联的数字控制电容阵列，构成低通滤波器，将所述缓冲器的主极点频率控制在输入信号的频率点上，进而保证输入频率单一，本发明还提供了基于所述相位插值器的时钟数据恢复电路。与现有技术相比，本发明通过对缓冲器进行戴维宁等效，精确计算出不同频点对应的电容值，并在电路中实现，使得在输入数据信号在1‑28Gb/s范围内，输出时钟相位与输入控制码之间的线性度呈近似直线关系，有效减小了时钟数据恢复电路的确定性抖动。
一种适用于 28 gbps serdes 速率线性相位插值器

[发明专利]基于AES的网络信息加密IP核的设计与实现方法-CN201610219348.9有效
发明人： 郭凯乐;熊晓明 -专利权人：广东工业大学
申请日： 2016-04-08 - 公布日： 2019-03-05 - 主分类号： H04L9/06 文献下载
摘要：本发明公开了一种基于AES的网络信息加密IP核的设计与实现方法，本发明采用硬件实现的方式，采用高级加密标准，在数据链路层中对以太网络帧中的传输层数据进行加密，加密处理过程完全固化为硬件逻辑门电路，具备防止暴力破解、密码猜测和密钥的安全存储等功能，所以能够更好的解决微处理器串行工作时在速度上受限的问题和以太网络信息安全问题，从而使网络信息加密的速度和安全性得以进一步地提高。另外该方法中程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。传统的网络信息传输层加密的实现方式都是由软件实现的，相比于硬件加密实现的方式来说，安全性相对较低，速度较慢。
基于 aes 网络信息加密 ip 设计实现方法