“苏州兆芯半导体科技有限公司”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果26个，建议您升级VIP下载更多相关专利

[发明专利]存储电路、存储芯片及电子设备-CN202211555107.3在审
发明人：佘一奇;郑坚斌;吴守道;王林;张雪 -专利权人： 苏州兆芯半导体科技有限公司
申请日： 2022-12-06 - 公布日： 2023-05-26 - 主分类号： G11C11/419 文献下载
摘要：本申请实施例提供一种存储电路、存储芯片及电子设备。该存储电路包括子读出电路、读位线、至少一个读辅助单元、以及多个静态随机存取存储器SRAM单元，其中，读位线分别与子读出电路、至少一个读辅助单元和多个SRAM单元连接；子读出电路用于通过多个SRAM单元进行读操作；读辅助单元为对SRAM单元的电路连接关系进行更新得到的，读辅助单元用于调节读位线的电位。不仅提高了读1操作的成功率和加速了读0操作的速度，还避免了存储电路的面积开销过大。
存储电路芯片电子设备

[发明专利]电流确定方法-CN202010945894.7有效
发明人：李世程;王林;陈根华;徐柯 -专利权人： 苏州兆芯半导体科技有限公司
申请日： 2020-09-10 - 公布日： 2022-11-29 - 主分类号： G11C11/413 文献下载
摘要：本发明实施例提供一种电流确定方法，应用于存储设备，存储设备包括至少两个存储单元，包括：在至少两个存储单元中确定M个第一单元和N个第二单元，M个第一单元用于驱动N个第二单元执行读写操作，M和N分别为大于1的整数；确定驱动N个第二单元读写正确所需的第一单元的最小个数P，P为整数，1≤P≤M；根据最小个数P和存储单元对应的预设电流，确定存储单元的写入电流。用于降低功耗和成本，简化存储设备的电路结构，降低存储设备的芯片设计面积，适用于实际的存储设备产品中。
电流确定方法

[发明专利]存储器电路架构、芯片、电子设备-CN202211085339.7在审
发明人：佘一奇;郑坚斌;吴守道 -专利权人： 苏州兆芯半导体科技有限公司
申请日： 2022-09-06 - 公布日： 2022-11-22 - 主分类号： G11C16/04 文献下载
摘要：本发明公开了一种存储器电路架构、芯片、电子设备，该存储器电路架构包括：控制电路模块、字线驱动电路模块、存储单元模块、运算电路模块；所述存储单元模块包括多个存储单元，所述多个存储单元包括数据存储单元和权重存储单元；所述运算电路模块，用于读取所述数据存储单元及权重存储单元中的数据，并对读出的数据进行逻辑运算；所述字线驱动电路模块，用于为所述存储单元的字线提供驱动信号；所述控制电路模块，用于为所述存储器电路架构中其它模块提供时序控制信号及地址信号。利用本发明，可实现运算能力和正常读写能力的兼容，而且不会对SRAM存储单元的正常读写能力产生影响。
存储器电路架构芯片电子设备

[发明专利]SRAM全加器及多比特SRAM全加器-CN202011110766.7有效
发明人：徐柯;王林;陈根华;李世程 -专利权人： 苏州兆芯半导体科技有限公司
申请日： 2020-10-16 - 公布日： 2022-10-04 - 主分类号： G06F7/501 文献下载
摘要：本发明公开了一种SRAM全加器及多比特SRAM全加器，所述SRAM全加器包括数据写入电路、灵敏放大器和逻辑运算电路；所述数据写入电路用于写入逻辑数、第一操作数和第二操作数，并根据所述逻辑数、所述第一操作数和所述第二操作数输出电压数据；所述灵敏放大器用于根据所述电压数据生成电平信号；所述逻辑运算电路用于根据所述电平信号输出表征所述第一操作数和所述第二操作数的和的和信号。本申请基于SRAM实现数据的存储和基本的布尔运算，配合一定的逻辑电路，实现全加器的功能，不需要额外的参考电路，且对存储器的读写操作通路分开，提高了稳定性和可靠性。
sram 全加器比特

[发明专利]用于存内计算的乘法器数字电路、芯片、电子设备-CN202110970942.2有效
发明人：佘一奇;吴守道;郑坚斌 -专利权人： 苏州兆芯半导体科技有限公司
申请日： 2021-08-23 - 公布日： 2022-08-19 - 主分类号： G06F7/52 文献下载
摘要：一种用于存内计算的乘法器数字电路、芯片、电子设备，所述电路包括：至少一行乘法运算结构，每行乘法运算结构包括：输入缓冲电路、存内运算存储单元、以及输出缓冲电路；存内运算存储单元包括：一个传输单元和一个标准6T SRAM单元；所述标准6T SRAM单元用于写入权值，传输单元用于实现权值与数字信号的乘法运算，并将得到的运算结果传送给输出缓冲电路。利用本发明方案，可以减少存内计算所需晶体管的数量，进而减小存储器的体积。
用于计算乘法器数字电路芯片电子设备

[发明专利]参数处理方法及装置、跟踪电路返回比例确定方法及装置-CN202210255656.2在审
发明人：王林;李世程;陈根华 -专利权人： 苏州兆芯半导体科技有限公司
申请日： 2022-03-15 - 公布日： 2022-06-17 - 主分类号： G11C5/02 文献下载
摘要：本申请实施例提供一种参数处理方法及装置，该方法包括：获取用于确定跟踪电路的返回比例的连续函数。确定至少一个样例存储器实例。根据至少一个样例存储器实例的存储阵列，确定连续函数中各个参数的取值，得到确定参数取值的连续函数。通过根据多个样例存储器实例中的存储阵列，确定用于确定跟踪电路的返回比例的连续函数中各个参数的取值，以得到确定参数取值的连续函数，其中确定参数取值的连续函数可以针对各个不同的存储器实例，动态的确定跟踪电路的返回比例，从而可以在不增加设计复杂度的基础上，有效缓解了不同的存储器实例的设计余量相差较大的问题。
参数处理方法装置跟踪电路返回比例确定

[发明专利]数据传输电路、方法和芯片-CN202111675300.6在审
发明人：王鹏;沈桢;葛雄强;张国明;李峰 -专利权人： 苏州兆芯半导体科技有限公司
申请日： 2021-12-31 - 公布日： 2022-04-12 - 主分类号： H04B1/16 文献下载
摘要：本申请提供的数据传输电路、方法和芯片，该电路包括：第一数据接收模块和时钟数据提供模块，第一数据接收模块中包括时钟数据恢复模块，时钟数据提供模块和时钟数据恢复模块连接；第一数据接收模块，用于接收从其他数据传输电路中的第二数据发送模块发送的第一数据；时钟数据恢复模块，用于从第一数据中恢复出其他数据传输电路对应的第一时钟信息；时钟数据提供模块，用于根据第一时钟信息校准时钟数据提供模块对应的第二时钟信息，以使数据传输电路根据校准后的第二时钟信息对第一数据进行解析。该电路能够降低了置板难度，提高了时钟数据的抗干扰能力，以及降低测试难度，提高了数据传输电路的可测性。
数据传输电路方法芯片

[发明专利]只读存储器阵列结构、芯片、电子设备及编码方法-CN202111514757.9在审
发明人：史秀景;吴守道 -专利权人： 苏州兆芯半导体科技有限公司
申请日： 2021-12-10 - 公布日： 2022-03-15 - 主分类号： G11C16/08 文献下载
摘要：本申请提供了一种只读存储器阵列结构，包括m*n个呈矩阵排列的存储单元、m条字线及n条位线，其中，m以及n为大于或等于1的自然数。每一存储单元包括栅极、源极和漏极；所述m条字线与m行存储单元一一对应；所述n条位线与n列存储单元一一对应，且每条位线与对应列的存储单元的漏极连接；其中，每一存储单元的源极接地；根据每一存储单元存储的数据为“0”还是“1”，每一存储单元的栅极与对应的字线连接或者接地。本申请还提供一种芯片以及包括所述芯片的电子设备。本申请还提供一种编码方法。本申请可以可有效减小字线的负载，提高存储性能。
只读存储器阵列结构芯片电子设备编码方法

[发明专利]一种基于SRAM的存内计算电路、装置及电子设备-CN202111176583.X在审
发明人：佘一奇;郑坚斌;吴守道 -专利权人： 苏州兆芯半导体科技有限公司
申请日： 2021-10-09 - 公布日： 2022-01-04 - 主分类号： G11C7/12 文献下载
摘要：本申请实施例提供的一种基于SRAM的存内计算电路、装置及电子设备，所述电路包括包含有锁存器的SRAM存储单元、第一传输单元、第二传输单元及逻辑运算单元；第一传输单元的第一控制端与SRAM存储单元内锁存器的第一输出端连接，第一传输单元的第二控制端与第一位线连接，第一传输单元的第一端与逻辑运算单元的第一输入端及第三位线连接；第一传输单元的第二端接地或接电源；第二传输单元的第一控制端与SRAM存储单元内锁存器的第二输出端连接，第二传输单元的第二控制端与第二位线连接，第二传输单元的第一端与逻辑运算单元的第二输入端及第四位线连接；第二传输单元的第二端接地或接电源。用以降低实现难度。
一种基于 sram 计算电路装置电子设备

[发明专利]一种数据运算电路及存算一体芯片-CN202110705287.8在审
发明人：佘一奇;吴守道;郑坚斌 -专利权人： 苏州兆芯半导体科技有限公司
申请日： 2021-06-24 - 公布日： 2021-09-03 - 主分类号： G11C7/12 文献下载
摘要：本发明提供了一种数据运算电路及存算一体芯片，该数据运算电路包括译码电路、查询表阵列。译码电路包括被乘数输入端、乘数输入端、译码输出端；被乘数输入端的位宽为N1，输入2N1种被乘数；乘数输入端的位宽为N2，输入2N2种乘数；译码输出端的位宽为2N1+N2，输出2N1+N2种译码输出信号，每种译码输出信号对应一种被乘数和乘数组合。查询表阵列包括与译码输出端连接的存储阵列、以及读出电路；存储阵列中存储有2N1+N2种运算结果，每种运算结果为一种被乘数和乘数组合相乘所得的运算结果；读出电路用于读取存储阵列中和该种译码输出信号对应的运算结果。减少打开字线根数，减少对写操作的干扰。无需进行大量的运算，缩短运算周期，减少能耗，提高运算效率。
一种数据运算电路一体芯片

[发明专利]一种基于自动地周期性读操作的读取速度测量电路-CN201310148204.5有效
发明人：朱小荣;张一平;周全;郑坚斌 -专利权人： 苏州兆芯半导体科技有限公司
申请日： 2013-04-26 - 公布日： 2017-03-29 - 主分类号： G11C29/08 文献下载
摘要：本发明公开了一种基于自动地周期性读操作的读取速度测量电路，其包括至少两个SRAM，两个以上的SRAM为完全相同的同步上升沿触发SRAM，每个单独的SRAM包括读地址Address、输出数据DO端和时钟CK端，所述SRAM为需要测量的SRAM，所述读地址Address和输出数据DO相互连接，至少两个SRAM的DO端和时钟CK端之间设置有边沿产生上升沿电路，所述边沿产生上升沿电路输出的上升沿信号在经过一定的时间后跳变为低电平。其测量精度高；测量电路设计简单；测量程序开发简单；测量时间和工作量减少。
一种基于自动周期性操作读取速度测量电路

[实用新型]一种基于自动地周期性读操作的读取速度测量电路-CN201320217413.6有效
发明人：朱小荣;张一平;周全;郑坚斌 -专利权人： 苏州兆芯半导体科技有限公司
申请日： 2013-04-26 - 公布日： 2013-09-11 - 主分类号： G11C29/08 文献下载
摘要：本实用新型公开了一种基于自动地周期性读操作的读取速度测量电路，其包括至少两个SRAM，两个以上的SRAM为完全相同的同步上升沿触发SRAM，每个单独的SRAM包括读地址Address、输出数据DO端和时钟CK端，所述SRAM为需要测量的SRAM，所述读地址Address和输出数据DO相互连接，至少两个SRAM的DO端和时钟CK端之间设置有边沿产生上升沿电路，所述边沿产生上升沿电路输出的上升沿信号在经过一定的时间后跳变为低电平。其测量精度高；测量电路设计简单；测量程序开发简单；测量时间和工作量减少。
一种基于自动周期性操作读取速度测量电路

[实用新型]一种时序追踪电路-CN201220590488.4有效
发明人：于跃;郑坚斌;黃瑞锋 -专利权人： 苏州兆芯半导体科技有限公司
申请日： 2012-11-09 - 公布日： 2013-08-07 - 主分类号： G11C7/12 文献下载
摘要：本实用新型公开了一种时序追踪电路，包括字线充电追踪电路、位线充电追踪电路、位线放电追踪电路、第一驱动电路和第二驱动电路；所述字线充电追踪电路、位线充电追踪电路和位线放电追踪电路的输入端和输出端均位于控制电路的近端；所述字线充电追踪电路的输入端和所述位线充电追踪电路的输入端分别与所述第一驱动电路的输出端连接；所述位线充电追踪电路的输出端与所述第二驱动电路的输入端连接；所述第二驱动电路的输出端与所述位线放电追踪电路的输入端连接；所述字线充电追踪电路、位线充电追踪电路和位线放电追踪电路的输出端分别与所述控制电路连接。本实用新型解决了现有时序追踪方式精确度低的问题。
一种时序追踪电路

[实用新型]一种ROM存储器及其版图-CN201320030505.3有效
发明人：于跃;郑坚斌 -专利权人： 苏州兆芯半导体科技有限公司
申请日： 2013-01-21 - 公布日： 2013-08-07 - 主分类号： G11C17/12 文献下载
摘要：本实用新型公开一种ROM存储器，包括：至少一个MOS管、位线和字线，其中，每个MOS管对应着至少两条位线，而两条或两条以上的位线与MOS管的连接状态可以使MOS管存储两种以上的状态信息。即在ROM存储器面积一定的前提下，通过增加位线区的数目，可以使ROM存储器的一个MOS管可编程的信息大于1比特，相应的降低了1比特信息的存储面积。
一种 rom 存储器及其版图

[实用新型]串联ROM单元-CN201320000689.9有效
发明人：于跃;郑坚斌 -专利权人： 苏州兆芯半导体科技有限公司
申请日： 2013-01-04 - 公布日： 2013-06-05 - 主分类号： G11C16/26 文献下载
摘要：本实用新型揭示了一种串联ROM单元，所述ROM单元至少包括通过背靠背方式相接的第一存储单元组和第二存储单元组，所述第一存储单元组和第二存储单元组的结构相同，所述第一存储单元组包括串联连接的第一MOS管和第二MOS管，所述第一MOS管的漏极和第二MOS管的漏极分别通过可编程的方式连接至第一位线和第二位线上，所述第一MOS管和第二MOS管的栅极分别连接至第一字线和第二字线上，在读取此串联ROM单元所对应的信息时，只需通过第一位线和第二位线就可以直接读取出该信息，这样就实现了4个MOS管共用一个源端VSS，减少了由于工艺规则带来的空间浪费，从而节约了面积。
串联 rom 单元

1
2
下一页»
尾页
共 26 条