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[发明专利]为包括多个数据位和地址位的块生成错误码的装置和方法-CN201710374844.6有效
发明人： 考塞尔·雅各布·乔哈尔 -专利权人： ARM 有限公司
申请日： 2017-05-24 - 公布日： 2022-08-19 - 主分类号： G06F11/10 文献下载
摘要：提供了为包括多个数据位和地址位的块生成错误码的装置和方法。装置具有：块生成电路，生成包括多个数据位和地址位的块；及错误码生成电路，接收块和包括多行掩码行的掩码阵列，应用错误码生成算法来生成针对块的错误码。错误码包括多个校验位，每个校验位使用块及掩码阵列的相应掩码行来确定。每个掩模行包括多个掩码位，每个掩码位与块的对应位相关联。至少一行掩模行的掩码位值受到限制，以确保当块的所有数据位具有相同值时，由错误码生成电路生成的错误码具有至少一个具有与数据位的值不同而与地址位的值无关的值的校验位。除支持数据位中的错误的检测和/或校正外，此方法还允许检测存储器地址解码错误、检测存储器输出中卡于0或1的错误。
包括数据地址生成错误装置方法

[发明专利]处理器核心中的自测试-CN201710216193.8有效
发明人：巴拉吉·韦尼;考塞尔·雅各布·乔哈尔;马尔科·博尼诺 -专利权人： ARM 有限公司
申请日： 2017-04-01 - 公布日： 2022-06-28 - 主分类号： G06F11/22 文献下载
摘要：本申请涉及处理器核心中的自测试。公开了用于处理器核心自测试的装置和方法。装置包括处理器核心电路，用于通过执行数据处理指令来执行数据处理操作。单独的自测试控制电路使得处理器核心电路暂时从执行数据处理指令的第一状态切换到执行自测试指令序列的第二状态，然后在不需要重新启动处理器核心电路的情况下返回执行数据处理指令的第一状态。还存在自测试支持电路，其中处理器核心电路响应于自测试指令序列，来通过自测试支持电路将至少一个自测试数据条目导出到自测试控制电路。
处理器核心中的测试