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[发明专利]半导体存储装置-CN201810839938.0有效
发明人： 村田威史;中久保义则;早坂浩昭;山本直树 -专利权人：铠侠股份有限公司
申请日： 2018-07-27 - 公布日： 2023-10-10 - 主分类号： H10B43/35 文献下载
摘要：实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包含：第1绝缘层(11)，形成在半导体衬底(10)的上方；金属层(12)；密接层(13)，形成在金属层(12)的第1区域上；导电层(14)，形成在金属层(12)的第2区域上及密接层(13)上；第2绝缘层(15)，形成在导电层(14)上；多个配线层(18)，分别隔开地积层于第2绝缘层(15)的上方；半导体层(20)，在与半导体衬底(10)垂直的第1方向上延伸，底面连接于导电层(14)；存储部(MT)，配置在多个配线层(18)中的至少一个与半导体层(20)之间；以及狭缝(SLT)，在第2区域的上方在第1方向上延伸，侧面与多个配线层(18)相接且底面到达至导电层(14)，在内部配置着绝缘材料。
半导体存储装置

[实用新型]半导体装置-CN202320361666.4有效
发明人： 村田威史;山部和治 -专利权人：铠侠股份有限公司
申请日： 2023-02-23 - 公布日： 2023-09-12 - 主分类号： H10B41/50 文献下载
摘要：根据一实施方式，半导体装置具备：衬底；及积层膜，设置在所述衬底的上方，且包含在第1方向上相互隔开的多个电极层。所述装置还具备阵列区域，该阵列区域设置在所述衬底上，且包含存储单元阵列，该存储单元阵列具有构成所述多个电极层的多个字线及多个选择线。所述装置还具备第1插塞区域，该第1插塞区域设置在所述衬底上，位于所述阵列区域的第2方向，且包含与所述多个选择线中的第1选择线电连接的第1接触插塞。所述装置还具备第2插塞区域，该第2插塞区域设置在所述衬底上，位于所述第1插塞区域的所述第2方向，且包含与所述多个字线中的第1字线电连接的第2接触插塞。
半导体装置

[发明专利]半导体存储装置及其制造方法-CN201810885607.0有效
发明人：野田耕生;村田威史;野田光彦 -专利权人：铠侠股份有限公司
申请日： 2018-08-06 - 公布日： 2023-04-18 - 主分类号： H10B43/35 文献下载
摘要：实施方式提供一种能够减少配线所产生的不良情况的半导体存储装置及其制造方法。实施方式的半导体存储装置具备：第1导电层(15)；多个第2导电层，积层于第1导电层(15)上，且在X方向延伸；第3导电层(17)，设置于第1导电层(15)与第2导电层之间；存储器支柱，在积层第2导电层的Z方向，在多个第2导电层内延伸；狭缝(ST)，在第1方向及第2方向延伸，将第2导电层分离；及多个狭缝(STC1)，与狭缝(ST)的端部隔开距离而设置，且在与第1方向正交的第3方向及第2方向延伸。狭缝(STC1)隔着狭缝(ST)的延长线而配置。第1导电层(15)与狭缝(ST)的延长线和狭缝(STC1)的延长线交叉的交叉区域在第2方向重叠，第3导电层(17)不与交叉区域在第2方向重叠。
半导体存储装置及其制造方法