本发明涉及一种FPGA嵌入式乘法器的性能测试方法，包括如下步骤：（1）嵌入式乘法器IP核功能设计；（2）伪随机序列测试向量设计；（3）RTL级代码仿真；（4）测试结果分析电路设计；（5）模块复制与输出逻辑设计。本发明提供的FPGA嵌入式乘法器的筛选测试方法，采用了基于BIST的测试方法，解决了ATE测试费用高、测试技术难度大的缺点；同时将伪随机序列作为激励输入，降低了测试时间，提高了测试效率。本方法充分利用了FPGA芯片可编程的特点，以及芯片内部丰富的可编程逻辑单元与嵌入式存储器单元（Block Random Access Memory，BRAM）。本发明实施步骤简单，可移植性强，具有一定的工程应用价值。
本发明涉及一种FPGA可编程逻辑资源的筛选测试方法，包括如下步骤：（1）可编程逻辑资源功能设计；（2）查找表测试输入向量设计；（3）RTL级代码仿真；（4）测试结果分析电路设计；（5）模块复制与输出逻辑设计。本发明提供的FPGA可编程逻辑资源的筛选测试方法，采用了基于BIST的测试方法，解决了ATE测试费用高、测试技术难度大的缺点。只需两组配码即可覆盖全部的LUT模块和DFF模块，提高了测试效率。本方法充分利用了FPGA芯片可编程的特点，以及芯片内部丰富的通道资源与嵌入式存储器单元（Block Random Access Memory，BRAM）。本方法实施步骤简单，可移植性强，具有一定的工程应用价值。
