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[发明专利]集成启动管和采样管的低压超结DMOS结构及制备方法-CN202010235416.7有效
发明人：李加洋;胡兴正;薛璐;刘海波 -专利权人： 南京华瑞微集成电路有限公司
申请日： 2020-03-30 - 公布日： 2023-09-26 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了集成启动管和采样管的低压超结DMOS结构及制备方法。所述低压超结DMOS结构包括主MOS管、启动MOS管、采样MOS管和多晶电阻；主MOS管的漏极、采样MOS管的漏极与启动MOS管的漏极连接在一起，主MOS管的栅极与采样MOS管的栅极连接，启动MOS管的栅极经所述多晶电阻与启动MOS管的漏极连接，各MOS管的源极经接触孔与有源区金属相连并接零电位，各MOS管之间设置隔离结构，隔离结构通过深槽形成。本发明将采样、启动功能和功率DMOS集成，提高电路的集成度，降低电路中启动损耗和电流采样损耗，从而降低待机功耗，提高能源转换效率。
集成启动采样低压 dmos 结构制备方法

[发明专利]集成启动管、采样管和二极管的DMOS结构及其制备方法-CN202010235837.X有效
发明人：李加洋;胡兴正;薛璐;刘海波 -专利权人： 南京华瑞微集成电路有限公司
申请日： 2020-03-30 - 公布日： 2023-09-26 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了集成启动管、采样管和二极管的DMOS结构及其制备方法。所述DMOS结构包括主MOS管、启动MOS管、采样MOS管、多晶电阻和二极管，主MOS管、启动MOS管和采样MOS管的漏极连接在一起，采样MOS管的栅极连接主MOS管的栅极，启动MOS管的栅极经所述多晶电阻与所述二极管的阴极连接，二极管的阳极连接启动MOS管的漏极；各功能区之间设置隔离结构，所述隔离结构通过场氧化层和Ring注入方式实现。本发明将采样、启动、二极管功能与功率DMOS集成，提高电路的集成度，同时可以降低电路中启动损耗和电流采样损耗，从而降低待机功耗，提高能源转换效率。
集成启动采样二极管 dmos 结构及其制备方法

[发明专利]集成电压采样功能的沟槽型MOSFET及其制造方法-CN202310836234.9有效
发明人：李加洋;陶瑞龙;胡兴正;薛璐;刘海波 -专利权人： 南京华瑞微集成电路有限公司
申请日： 2023-07-10 - 公布日： 2023-09-22 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种集成电压采样功能的沟槽型MOSFET及其制造方法。该方法包括在外延层上制作形成设置采样沟槽，在采样沟槽内制作第一导电类型的多晶硅，对采样沟槽内的部分多晶硅的上端注入第二导电类型的元素，在有源区的外延层上制作形成第二导电类型的体区，并在终端区的外延层上制作形成第二导电类型的阱区，同时使部分多晶硅的上端变为第二导电类型的多晶硅，将金属层刻蚀形成源极金属、栅极金属、栅极总线金属、连接金属、采样金属和截止环金属。本发明在常规的沟槽MOSFET上集成电压采样功能，将采样功能区放在终端区域，不影响芯片面积，成本更低；可采样器件的浪涌电压，以避免损坏器件，提高电路系统的可靠性和稳定性。
集成电压采样功能沟槽 mosfet 及其制造方法

[发明专利]一种集成SBD结构的SGT MOSFET及其制作方法-CN202310145778.0有效
发明人：陶瑞龙;李加洋;胡兴正;薛璐;刘海波 -专利权人： 南京华瑞微集成电路有限公司
申请日： 2023-02-22 - 公布日： 2023-05-02 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种集成SBD结构的SGT MOSFET及其制作方法。该方法包括在外延层上刻蚀形成多个沟槽，所述沟槽包括多个呈间隔设置的第一沟槽，两个相邻的第一沟槽设为一对，每对的两个第一沟槽一侧之间设有第二沟槽；在第一沟槽内制作控制栅多晶硅时，并在第二沟槽内同步制作形成源极多晶硅，在刻蚀形成连接孔时，同时将同属一对的两个第一沟槽上侧之间的介质层和屏蔽氧化层刻蚀掉，使得源极金属与同属一对的两个第一沟槽上侧之间外延层形成SBD结构。本发明可以大大节省芯片面积，大幅度降低寄生二极管的反向恢复时间，提高开关频率，降低开关损耗，改善栅极位置的电场峰值，避免栅氧提前击穿，提升外延纵向电场分布的均匀性。
一种集成 sbd 结构 sgt mosfet 及其制作方法

[发明专利]一种基于两层光罩的沟槽MOSFET及其制造方法-CN202211556239.8有效
发明人：薛璐;李加洋;吴磊;胡兴正;刘海波 -专利权人： 南京华瑞微集成电路有限公司
申请日： 2022-12-06 - 公布日： 2023-03-28 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种基于两层光罩的沟槽MOSFET及其制造方法。该方法包括在外延层的表面淀积一层二氧化硅层，然后第一步刻蚀形成沟槽的上端部分，第二步刻蚀形成沟槽的下端部分，所述沟槽的上端部分侧壁向外倾斜设置，终端区内的相邻的两个沟槽的下端部分之间的距离为a，有源区内的相邻的两个沟槽的下端部分的中部之间的距离为b，a＜b，且其两端延伸至终端区内，并与终端区内用以引出gate的沟槽连接，有源区内的相邻的两个沟槽的下端部分的两端之间的距离缩小。本发明通过刻蚀工艺调整沟槽的形貌，以及结合版图结构设计，仅需两层光罩即可实现传统沟槽MOSFET的性能；工艺简单，可与传统工艺兼容，可减少制作成本。
一种基于两层光罩沟槽 mosfet 及其制造方法

[发明专利]一种优化高温特性的沟槽器件及其制造方法-CN202211180942.3有效
发明人：陶瑞龙;李加洋;胡兴正;薛璐 -专利权人： 南京华瑞微集成电路有限公司
申请日： 2022-09-27 - 公布日： 2022-11-29 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种优化高温特性的沟槽器件及其制造方法。该方法包括在第一介质层的上侧及第一连接孔内制作形成第一金属层，第一金属层经刻蚀形成与N阱连接的第一极板，并在第二介质层上刻蚀形成第二连接孔；在第二介质层的上侧及第二连接孔内制作形成第二金属层，第二金属层经刻蚀形成第二极板，第二极板的内端设置在第一极板的上侧，以与第一极板和第二介质层配合形成平行板电容器结构，第二极板的外端与场板连接。本发明通过设置第一极板和第二极板构成平行板电容器结构，在不显著增加加工成本的前提下，可实现功率器件与平行板电容器的集成，提高器件的耐压能力。
一种优化高温特性沟槽器件及其制造方法

[发明专利]一种提高栅极驱动能力的器件及其制作方法-CN202210673465.8有效
发明人：钱康;何军;胡兴正;薛璐;刘海波 -专利权人： 南京华瑞微集成电路有限公司
申请日： 2022-06-15 - 公布日： 2022-09-02 - 主分类号： H01L21/8234 文献下载
摘要：本发明公开了一种提高栅极驱动能力的器件及其制作方法。该方法包括在衬底上侧制作外延层；在外延层内制作形成多个P型的Ring区；在外延层的上侧生长场氧层并刻蚀；在无场氧层覆盖的外延层上侧生长栅氧化层，并在栅氧化层的上侧沉积P型元素掺杂的多晶硅，然后刻蚀形成多晶硅电阻、PMOS的多晶硅栅、NMOS的多晶硅栅和VDMOS的多晶硅栅；在外延层的外端制作形成VDMOS截止环区，同时在Ring区内制作形成NMOS截止环区、NMOS源区和VDMOS源区，且对NMOS的多晶硅栅和VDMOS的多晶硅栅进行注入掺杂。本发明的器件可快速启动，延时关断，消除高频震荡，增加器件稳定性，降低功率损耗，降低封装成本。
一种提高栅极驱动能力器件及其制作方法

[发明专利]一种半导体器件及其制作方法、高精度过温保护电路-CN202210419414.2有效
发明人：何军;胡兴正;薛璐;刘海波 -专利权人： 南京华瑞微集成电路有限公司
申请日： 2022-04-21 - 公布日： 2022-06-28 - 主分类号： H01L21/265 文献下载
摘要：本发明公开了一种半导体器件及其制作方法、高精度过温保护电路。该方法包括在衬底的上侧制作外延层；通过Ring注入操作和Ring推阱操作将外延层划分出终端区、主MOS元胞区、二极管区以及设置在主MOS元胞区与二极管区之间的隔离区；对未被多晶硅阻挡的主MOS元胞区和二极管区依次进行第二导电类型元素的注入和退火操作，以在二极管区内制作出二极管的阳极，所述二极管的阳极与其下侧的外延层和衬底配合形成二极管结构。本发明可使过温保护监测精度更高，客户可根据自身需求进行定制化设计；可使过温保护灵敏度更高；过温保护监测电路的可靠性更优；集成度更高，成本更低，更适合轻型化、小型化发展方向。
一种半导体器件及其制作方法高精度保护电路

[发明专利]一种解决电阻非线性的智能功率MOS管的制造方法-CN202210007421.1有效
发明人：何军;胡兴正;薛璐;刘海波 -专利权人： 南京华瑞微集成电路有限公司
申请日： 2022-01-06 - 公布日： 2022-03-25 - 主分类号： H01L21/8234 文献下载
摘要：本发明公开了一种解决电阻非线性的智能功率MOS管的制造方法。该方法包括在体区的上侧制作源区注入所需的第一光刻胶层，然后依次进行第一导电类型的元素注入和推阱操作，以在体区内制作形成第一导电类型的源区，同时对主MOS管多晶硅栅、启动MOS管多晶硅栅和电阻RDG2a进行掺杂，使得主MOS管多晶硅栅、启动MOS管多晶硅栅和电阻RDG2a变为第一导电类型掺杂。本发明通过Poly注入工艺的调整、修改NSD版图设计，并增加一张PSD版图设计的方式，使得RDG2a与RDG2b均为N型掺杂，因此RDG2a与RDG2b之间产生的非必要的PN消失，使得低电压下的电阻非线性问题得以解决。
一种解决电阻非线性智能功率 mos 制造方法

[发明专利]集成鳍式SBD结构的沟槽栅MOSFET及其制造方法-CN202111496378.1有效
发明人：李加洋;吴磊;胡兴正;薛璐;刘海波 -专利权人： 南京华瑞微集成电路有限公司
申请日： 2021-12-09 - 公布日： 2022-03-25 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种集成鳍式SBD结构的沟槽栅MOSFET及其制造方法。该方法包括在外延层的上侧刻蚀形成外露于外延层上侧的SBD接触台，在SBD接触台两侧的外延层上侧淀积形成介质层，并在介质层上刻蚀形成金属淀积区；在第一阱区和第二阱区的上侧制作形成欧姆接触区，同时在SBD接触台的上侧及两侧制作形成SBD接触区，SBD接触区与SBD接触台配合形成鳍式SBD结构。本发通过SBD接触台与SBD接触区配合形成的鳍式SBD结构来提高器件的反向恢复速度，降低反向恢复时间Trr，并使SBD接触区由平面结构升级为三维立体结构，大辐增加接触面积，从而在Trr相同时，占用的芯片面积更小。
集成 sbd 结构沟槽 mosfet 及其制造方法

[发明专利]一种提高BV稳定性的SGT终端结构及其制备方法-CN202210030400.1有效
发明人：李加洋;陶瑞龙;胡兴正;薛璐;刘海波 -专利权人： 南京华瑞微集成电路有限公司
申请日： 2022-01-12 - 公布日： 2022-03-25 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种提高BV稳定性的SGT终端结构及其制备方法。该方法包括在所述栅氧化层的上侧淀积形成第二导电类型的多晶硅，然后对所述多晶硅进行刻蚀操作，对所述体区内以及栅氧化层上侧经过刻蚀保留的多晶硅的内端部执行第一导电类型元素注入和退火操作，以制作形成设置在有源区的体区内的第一阱区、设置在终端区的体区外端的第二阱区、以及设置在所述栅氧化层上侧的二极管和电阻，所述二极管的外端与电阻的内端连接。本发明通过在终端沟槽内增加偏置电压的方式，减小雪崩击穿时的氧化层界面空穴缺陷密度，从而有效改善BV walk‑in和walk‑out的问题，从而提高BV的稳定性，增加器件的可靠性。
一种提高 bv 稳定性 sgt 终端结构及其制备方法

[发明专利]一种超结和SGT新型复合MOSFET及其制造方法-CN202111496386.6有效
发明人：薛璐;陶瑞龙;李加洋;胡兴正;刘海波 -专利权人： 南京华瑞微集成电路有限公司
申请日： 2021-12-09 - 公布日： 2022-03-22 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种超结和SGT新型复合MOSFET及其制造方法。该方法包括在所述衬底的上侧制作外延层，所述外延层包括依次设置在衬底上侧的第一外延层和第二外延层，所述第一外延层的掺杂浓度大于第二外延层的掺杂浓度；在所述外延层上刻蚀形成若干第一沟槽，所述第一沟槽的下端设置在第一外延层内；在所述第二外延层的上侧及第一沟槽内生长第一氧化层；在所述第一沟槽下侧的第一外延层上刻蚀形成第二沟槽；在所述第一沟槽和第二沟槽内制作第二导电类型的硅柱。本发明可以通过调节硅柱的掺杂浓度实现电荷平衡，降低外延层的电阻率，使导通电阻减小，并减小晶圆的应力，增大了器件Coss，使器件抗EMI的能力增强。
一种 sgt 新型复合 mosfet 及其制造方法

[发明专利]一种通过多晶硅条提高可靠性的MOS器件及其制造方法-CN202111400657.3在审
发明人：胡兴正;钱康;何军;薛璐;刘海波 -专利权人： 南京华瑞微集成电路有限公司
申请日： 2021-11-24 - 公布日： 2022-03-04 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种通过多晶硅条提高可靠性的MOS器件及其制造方法。该方法包括在有源区内的外延层上侧长栅氧化层，并在所述栅氧化层和场氧层的上侧沉积多晶硅，采用第二导电类型的杂质对所述多晶硅进行掺杂，然后对掺杂后的多晶硅进行刻蚀操作，以形成设置在栅氧化层上侧的多晶栅和多个间隔设置在场氧层上侧的多晶硅条。本发明通过在普通高压超结的终端区增加等距多晶硅条，几乎不增加制造成本且可以提高器件的高温工作寿命；提高芯片长时间处于高温、高压密闭空间内的抗腐蚀能力，增加器件的使用寿命和可靠性。
一种通过多晶提高可靠性 mos 器件及其制造方法

[发明专利]一种抗电磁干扰超结MOS器件及其制造方法-CN202111365409.X有效
发明人：许超;何军;胡兴正;薛璐;刘海波 -专利权人： 南京华瑞微集成电路有限公司
申请日： 2021-11-18 - 公布日： 2022-02-11 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种抗电磁干扰超结MOS器件及其制造方法。该方法包括在有源区内的外延层的上侧长栅氧化层，并在栅氧化层和场氧层的上侧沉积多晶硅，对所述多晶硅掺入第二导电类型的杂质，然后对掺杂后的多晶硅进行刻蚀操作，以形成设置在栅氧化层上侧的多晶栅以及设置在场氧层上侧的多晶电阻、第一多晶场板和与所述第一多晶场板间隔设置的第二多晶场板，所述多晶电阻的一端与所述第一多晶场板连接，在第一多晶场板与第二多晶场板之间沉淀高K介质层，以使第一多晶场板、高K介质层和第二多晶场板配合形成电容结构。本发明多晶电阻的阻值和电容结构的容值可调范围大，有利于增强终端结构耐压稳定性，不影响Rsp和其他基础电性参数。
一种电磁干扰 mos 器件及其制造方法

[发明专利]一种集成源漏电容的超结MOS器件及其制作方法-CN202111365416.X有效
发明人：许超;何军;胡兴正;薛璐;刘海波 -专利权人： 南京华瑞微集成电路有限公司
申请日： 2021-11-18 - 公布日： 2022-02-11 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种集成源漏电容的超结MOS器件及其制作方法。本发明通过在外延层内设置两组第二沟槽，并在第二沟槽内依次设置电容层间介质层和电容多晶硅电极，在器件制作完成后，该结构形成两个并联在源极与漏极之间的源漏电容，可通过调节第二沟槽的深度、电容层间介质层的厚度和第二沟槽的宽度与相邻的两个第二沟槽之间的间距的比值来调节两个源漏电容的容值大小，使得集成的两个电容的容值大小不等，能够在不增加其他寄生电容的前提下，增加Cds来减小Vds电压变化率，从而改善器件的EMI，同时能显著过滤高频谐振信号，进一步改善EMI。
一种集成漏电 mos 器件及其制作方法

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