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[发明专利]用于内插延迟的电路和方法-CN201010105985.6有效
发明人： 加濑清 -专利权人：飞思卡尔半导体公司
申请日： 2005-09-27 - 公布日： 2010-10-20 - 主分类号： H03L7/06 文献下载
摘要：提供了一种用于内插延迟的电路(100)和方法。所述电路包括具有内插延迟(120)的延迟锁定环(110)。所述延迟锁定环包括差分反相器(241)、内插电路(220)和差分比较电路(230、250)。所述差分反相器被耦合成接收差分时钟信号(140)，并被耦合成提供被反相的差分时钟信号。所述内插电路被耦合成接收所述时钟信号和所述被反相的时钟信号，并提供内插时钟信号，所述内插时钟信号相对于所述时钟信号具有第一延迟。所述差分比较电路被耦合成接收所述被反相的时钟信号，并被耦合成提供非内插时钟信号，所述非内插时钟信号相对于所述时钟信号具有第二延迟。所述第二延迟对应于所述差分反相器的完整延迟，并且所述第一延迟对应于所述完整延迟的预定分数部分。
用于内插延迟电路方法

[发明专利]用于内插延迟的电路和方法-CN200580033562.5无效
发明人： 加濑清 -专利权人：飞思卡尔半导体公司
申请日： 2005-09-27 - 公布日： 2007-09-12 - 主分类号： H03L7/06 文献下载
摘要：提供了一种用于内插延迟的电路(100)和方法。所述电路包括具有内插延迟(120)的延迟锁定环(110)。所述延迟锁定环包括差分反相器(241)、内插电路(220)和差分比较电路(230、250)。所述差分反相器被耦合成接收差分时钟信号(140)，并被耦合成提供被反相的差分时钟信号。所述内插电路被耦合成接收所述时钟信号和所述被反相的时钟信号，并提供内插时钟信号，所述内插时钟信号相对于所述时钟信号具有第一延迟。所述差分比较电路被耦合成接收所述被反相的时钟信号，并被耦合成提供非内插时钟信号，所述非内插时钟信号相对于所述时钟信号具有第二延迟。所述第二延迟对应于所述差分反相器的完整延迟，并且所述第一延迟对应于所述完整延迟的预定分数部分。
用于内插延迟电路方法