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[发明专利]服务质量脏线跟踪-CN202080062569.4有效
发明人： 保罗·詹姆斯·莫耶;道格拉斯·班森·亨特 -专利权人：超威半导体公司
申请日： 2020-09-03 - 公布日： 2023-10-24 - 主分类号： G06F12/0891 文献下载
摘要：公开了用于生成写入存储器带宽的测量结果的系统、设备和方法。控制单元监测对高速缓存层次结构的写入。如果对高速缓存行的写入是高速缓存行自进入高速缓存层次结构以来第一次被修改，则控制单元递增写入存储器带宽计数器。否则，如果写入的是自进入高速缓存层次结构以来已被修改的高速缓存行，则写入存储器带宽计数器不被递增。对高速缓存行的第一次写入是用于写入存储器带宽的代理，因为这将最终引起对存储器的写入。控制单元使用写入存储器带宽计数器的值来生成写入存储器带宽的测量结果。另外，控制单元可针对不同线程类维持多个计数器，以计算每个线程类的写入存储器带宽。
服务质量跟踪

[发明专利]用于高速缓存替换策略的缩放集合竞争-CN201680085894.6有效
发明人： 保罗·詹姆斯·莫耶 -专利权人：超威半导体公司
申请日： 2016-09-20 - 公布日： 2023-10-03 - 主分类号： G06F12/0811 文献下载
摘要：一种处理系统(100、300)，包括高速缓存(300)，所述高速缓存包括高速缓存线(315)，所述高速缓存线被划分为所述高速缓存线的第一子集(320)和所述高速缓存线的第二子集(320)。所述处理系统还包括与所述高速缓存线的所述第二子集相关联的一个或多个计数器(330)。所述处理系统还包括处理器(305)，所述处理器被配置为响应于与所述第二子集相关联的高速缓存命中或高速缓存未命中来修改所述一个或多个计数器。所述一个或多个计数器被修改一定量，所述量由生成所述高速缓存命中或所述高速缓存未命中的存储器访问请求的一个或多个特性来确定。
用于高速缓存替换策略缩放集合竞争

[发明专利]管理上游资源的同时进行的限流-CN202080066977.7在审
发明人： 保罗·詹姆斯·莫耶;道格拉斯·班森·亨特;卡伊·特勒斯特 -专利权人：超威半导体公司
申请日： 2020-09-25 - 公布日： 2022-05-17 - 主分类号： G06F9/38 文献下载
摘要：公开了用于在计算系统中仲裁线程的系统、装置和方法。计算系统包括具有多个核心的处理器，该多个核心各自能够同时处理多个线程的指令。当线程限流单元接收到共享高速缓存有资源竞争的指示时，该限流单元为高速缓存设置高速缓存未命中阈值数。如果该高速缓存未命中数超过了该阈值，则该限流单元通知特定上游计算单元对该线程的指令处理进行限流。在时间段过去之后，如果高速缓存继续超过阈值，则限流单元通知上游计算单元通过执行降低选择率和增加时间段中的一者或多者来更限制性地对线程限流。否则，该单元通知该上游计算单元对该线程进行较不限制的限流。
管理上游资源同时进行限流

[发明专利]输入至设置竞争中的最旧操作等待时间指示-CN202080063530.4在审
发明人： 保罗·詹姆斯·莫耶 -专利权人：超威半导体公司
申请日： 2020-09-03 - 公布日： 2022-04-26 - 主分类号： G06F12/0811 文献下载
摘要：公开了用于动态调整高速缓存策略以减少执行核心等待时间的系统、设备和方法。处理器包括高速缓存子系统。所述高速缓存子系统包括一个或多个高速缓存级别和一个或多个高速缓存控制器。高速缓存控制器将高速缓存级别划分为两个测试部分和剩余部分。所述高速缓存控制器将第一策略应用于第一测试部分并将第二策略应用于第二测试部分。所述高速缓存控制器确定所述执行核心等待访问所述第一和第二测试部分所花费的时间量。如果所述第一测试部分的所测量等待时间小于所述第二测试部分的所测量等待时间，则所述高速缓存控制器将所述第一策略应用于所述剩余部分。否则，所述高速缓存控制器将所述第二策略应用于所述剩余部分。
输入设置竞争中的操作等待时间指示

[发明专利]系统探针感知的最后一级高速缓存插入跳过-CN202080063508.X在审
发明人： 保罗·詹姆斯·莫耶;杰伊·弗莱施曼 -专利权人：超威半导体公司
申请日： 2020-09-24 - 公布日： 2022-04-15 - 主分类号： G06F12/0846 文献下载
摘要：公开了用于采用系统探针过滤器感知的最后一级高速缓存插入跳过策略的系统、装置和方法。系统包括多个处理节点、探针过滤器和共享高速缓存。所述探针过滤器监测所生成的召回探针的速率，并且如果所述速率大于第一阈值，则所述系统启动高速缓存划分并监测所述共享高速缓存的阶段。因此，所述高速缓存被划分为两部分。如果第一部分的命中率大于第二阈值，则第二部分将具有非跳过插入策略，因为所述高速缓存在该场景下相对有用。然而，如果所述第一部分的所述命中率小于或等于所述第二阈值，则所述第二部分将具有跳过插入策略，因为所述高速缓存在该情况下不太有用。
系统探针感知最后一级高速缓存插入跳过

[发明专利]探测中断传递-CN201980055423.4在审
发明人：维德希亚纳坦·卡利亚纳孙达拉姆;埃里克·克里斯多夫·莫顿;布赖恩·P·布鲁萨尔;保罗·詹姆斯·莫耶;威廉·路易·沃克 -专利权人：超威半导体公司
申请日： 2019-06-26 - 公布日： 2021-04-02 - 主分类号： G06F13/24 文献下载
摘要：公开了用于在相干探测网络上路由中断的系统、设备和方法。一种计算系统包括多个处理节点、相干探测网络以及一个或多个控制单元。所述相干探测网络在相干代理之间载送相干探测消息。由控制单元检测到的中断被转换为与相干探测消息兼容的消息，然后经由所述相干探测网络路由到目标目的地。中断以第一编码生成，而相干探测消息具有第二编码。高速缓存子系统基于嵌入在接收到的消息中的编码来确定经由所述相干探测网络接收到的消息是中断消息还是相干探测消息。中断消息被路由到中断控制器，而相干探测消息根据嵌入在所述消息中的相干性探测动作字段进行处理。
探测中断传递

[发明专利]一种基于缓存测试区针对预取数据选择缓存转移策略的方法和一种处理器-CN201780044628.3有效
发明人： 保罗·詹姆斯·莫耶 -专利权人：超威半导体公司
申请日： 2017-07-19 - 公布日： 2020-10-02 - 主分类号： G06F12/0897 文献下载
摘要：处理器[101]基于缓存[110]的不同测试区[115、116]的存取度量而将转移策略[111、112]应用于所述缓存的部分[118]，其中每个测试区针对响应于预取请求而存储但不是需求请求的标的的缓存条目中的数据应用不同的转移策略。一个测试区应用一种转移策略，在所述转移策略下，未使用的预取在从所述缓存的所述测试区逐出之后被转移到缓存分层结构中的较高层级缓存。另一测试区应用一种转移策略，在所述转移策略下，未使用的预取在从所述缓存的所述测试区逐出之后被取代而不是被转移到较高层级缓存(或者被转移到所述较高层级缓存但被存储为无效数据)。
一种基于缓存测试针对数据选择转移策略方法处理器

[发明专利]调度用于处理的独立和从属操作-CN201780044448.5有效
发明人： 保罗·詹姆斯·莫耶;理查德·马丁·博恩 -专利权人：超威半导体公司
申请日： 2017-07-17 - 公布日： 2020-06-26 - 主分类号： G06F9/38 文献下载
摘要：一种处理器(100)，包括操作调度程序(105)以调度在例如所述处理器的一组执行单元(110)或高速缓存处的操作的执行。所述操作调度程序周期性地向跟踪阵列(120)添加操作集，并且还识别在所述跟踪的集中的操作何时被阻止执行调度以响应例如识别出所述操作取决于尚未完成执行的另一操作。所述处理器还包括计数器(130)，所述计数器每当所述跟踪阵列中的操作被阻止执行时进行调整，以及每当所述跟踪阵列中的操作被执行时进行重置。当所述计数器的值超出阈值(135)时，所述操作调度程序优先排列其余的所跟踪操作以供执行调度。
调度用于处理独立从属操作

[发明专利]用于在高速缓存条目处标识存储器访问请求的待决的系统和方法-CN201780043868.1在审
发明人： 保罗·詹姆斯·莫耶 -专利权人：超威半导体公司
申请日： 2017-07-13 - 公布日： 2019-03-15 - 主分类号： G06F12/0802 文献下载
摘要：一种处理系统[100]在高速缓存条目处指示对数据的存储器访问请求[102]的待决，所述高速缓存条目响应于所述存储器访问请求而被指派来存储所述数据。在执行指令时，处理器向最靠近所述处理器的高速缓存[140]发出对数据的请求。响应于高速缓存未命中，高速缓存控制器标识所述高速缓存的用于响应于所述存储器访问请求而存储所述数据的条目[245]，并且在所述标识的高速缓存条目处存储所述存储器访问请求待决的指示[147]。如果当所述存储器访问请求在存储器层次结构的较高级别处待决时，所述高速缓存控制器接收到对所述数据的后续存储器访问请求，则所述高速缓存控制器基于存储在所述条目处的指示符标识出所述存储器访问请求是待决的。
存储器访问请求高速缓存条目高速缓存控制器存储高速缓存处理器响应条目存储器层次结构高速缓存未命中标识存储器处理系统访问请求指示符指派指令

[发明专利]用于存储用于高速缓存条目传输的高速缓存位置信息的系统和方法-CN201780043666.7在审
发明人： 保罗·詹姆斯·莫耶 -专利权人：超威半导体公司
申请日： 2017-07-13 - 公布日： 2019-03-15 - 主分类号： G06F12/0897 文献下载
摘要：高速缓存[120]将正从较高级别高速缓存[140]传输到较低级别高速缓存的数据[170]连同指示从中传输所述数据的较高级别高速缓存位置的信息[171]一起存储。在接收到对存储在所述较高级别高速缓存中的所述位置处的数据的请求时，高速缓存控制器[130]将所述较高级别高速缓存位置信息存储在所述数据的状态标签中。然后，所述高速缓存控制器将具有指示所述较高级别高速缓存位置的所述状态标签的所述数据传输到较低级别高速缓存。当随后更新所述数据或从所述较低级别高速缓存逐出所述数据时，所述高速缓存控制器读取所述状态标签位置信息并将所述数据传输回到所述较高级别高速缓存中的最初从中传输所述数据的所述位置。
高速缓存高级别高速缓存位置高速缓存控制器状态标签低级别传输数据传输存储高速缓存条目读取信息存储位置处逐出更新

[发明专利]根据另一个高速缓存中条目的可用性替换高速缓存条目-CN201680086077.2在审
发明人： 保罗·詹姆斯·莫耶 -专利权人：超威半导体公司
申请日： 2016-09-14 - 公布日： 2019-01-04 - 主分类号： G06F12/0891 文献下载
摘要：一种处理系统[100]至少部分地基于不同高速缓存[140]处的对应条目的有效性状态来选择在一个高速缓存[130]处的条目以用于逐出。处理系统包括存储器层次结构，所述存储器层次结构具有至少两个高速缓存，较高级别高速缓存[140]和较低级别高速缓存[130]。较低级别高速缓存监视较高级别高速缓存的哪些位置已被指示为无效，并且当选择较低级别高速缓存的条目以便逐出到较高级别高速缓存时，至少部分地基于是否所选择的高速缓存条目将存储在较高级别高速缓存的无效高速缓存行中来选择该条目。
高速缓存条目高级别低级别存储器层次结构高速缓存条目处理系统逐出高速缓存行有效性状态可用性替换存储监视

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