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[发明专利]一种快恢复二极管的制备方法-CN202310981842.9在审
发明人：蒋骞苑;赵德益;吕海凤;张啸;王允;郝壮壮;胡亚莉;李佳豪;张彩霞 -专利权人： 上海维安半导体有限公司
申请日： 2023-08-04 - 公布日： 2023-10-24 - 主分类号： H01L21/329 文献下载
摘要：本发明提供一种快恢复二极管的制备方法，包括：步骤S1，于衬底上形成外延层；步骤S2，于外延层表面两侧分别形成场氧化区；步骤S3，于外延层中形成多个第一注入区，第一注入区贯穿外延层至衬底中；步骤S4，于外延层中形成多个第二注入区，第二注入区分别位于第一注入区表面；步骤S5，于外延层中形成多个第三注入区，然后快速退火；步骤S6，背面减薄，然后于衬底背面形成第四注入区；步骤S7，于第四注入区中形成多个第五注入区；步骤S8，于第四注入区的下表面形成第六注入区；步骤S9，淀积形成正面金属层和背面金属层。有益效果：器件反向恢复时间短、反向恢复峰值电流小、反向恢复电荷少，且具有较软的反向恢复特性。
一种恢复二极管制备方法

[发明专利]一种快恢复二极管及其制备方法-CN202311090312.1在审
发明人：刘庆红;王军;刘雯娇;刘鹏飞;沈海波 -专利权人： 上海维安半导体有限公司
申请日： 2023-08-28 - 公布日： 2023-10-13 - 主分类号： H01L29/861 文献下载
摘要：本发明提供一种快恢复二极管及其制备方法，包括元胞区、围绕元胞区设置的主结区和围绕主结区设置的终端区，还包括：于元胞区中设置穿过元胞区且与主结区同时形成的一掺杂区域。有益效果：通过在元胞区中设置穿过芯片中心区域的和主结同时形成的掺杂区域，使得电流不仅向四周发散，同时也流向芯片中心区域，从而可以有效改善电流集边效应；在不增加快恢复二极管制备工艺步骤情况下，改善了快恢复二极管的集边效应，提高了芯片的可靠性。
一种恢复二极管及其制备方法

[发明专利]一种CMOS工艺低功耗过温保护电路-CN202310694547.5在审
发明人：陈贵宝;董振斌;苏海伟 -专利权人： 上海维安半导体有限公司
申请日： 2023-06-12 - 公布日： 2023-09-29 - 主分类号： H02H5/04 文献下载
摘要：本发明提供一种CMOS工艺低功耗过温保护电路，包括：启动电路向温度检测电路注入启动电流；温度检测电路，被注入启动电流时分别在负温度系数的第一电阻R1上产生第一电流和在正温度系数的第二电阻R2上产生第二电流，并将第一电流和第二电流输出至电流比较电路；电流比较电路，比较输入的第一电流和第二电流的大小，并输出比较结果；整形电路，根据比较结果输出过温保护控制信号。本发明的过温保护电路无需双极型器件，电路结构简单，功耗低，面积小，将不同温度系数电阻产生的电流进行比较，输出温度判定结果，与主流的CMOS工艺、BiCMOS、BCD工艺都兼容，兼容性高。
一种 cmos 工艺功耗保护电路

[发明专利]具有可控型栅极电阻的ESD-MOS器件及其制备方法-CN202310162385.0在审
发明人：张雨;俱帅;杜琪;刘厚超;马一洁;苏亚兵;苏海伟 -专利权人： 上海维安半导体有限公司
申请日： 2023-02-23 - 公布日： 2023-09-29 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种具有可控型栅极电阻的ESD‑MOSFET器件及其制备方法，包括：栅极电阻，栅极电阻包括多个栅电阻沟槽，且多个栅电阻沟槽位于器件的有源区的栅极PAD区域和终端区之间，终端区环绕有源区设置；多个金属焊接区，每一金属焊接区分别通过一接触孔连接栅电阻沟槽内的导电多晶硅，金属焊接区用以可控制地接入电阻修调电流，以烧调的方式调整栅极电阻的阻值。有益效果：本发明在版图上设计多个接触孔和金属焊接区，金属焊接区通过接触孔与栅电阻沟槽内的导电多晶硅相连接，通过金属焊接区接入电阻修调电流，以烧调的方式调整栅极电阻的阻值，无需改变版图和多晶硅掺杂浓度，即可实现栅极电阻阻值的调整。
具有可控栅极电阻 esd mos 器件及其制备方法

[发明专利]栅间氧化层的制备方法及屏蔽栅MOS器件的制备方法-CN202310651423.9在审
发明人：张雨;俱帅;刘厚超;马一洁;苏亚兵;杜琪;苏海伟 -专利权人： 上海维安半导体有限公司
申请日： 2023-06-02 - 公布日： 2023-09-08 - 主分类号： H01L21/28 文献下载
摘要：本发明提供一种栅间氧化层的制备方法及屏蔽栅MOS器件的制备方法，包括：步骤S1，于半导体基板中形成有源区沟槽，有源区沟槽中形成有场氧化层以及第一源极多晶硅层，场氧化层的厚度低于第一源极多晶硅层的厚度；步骤S2，形成第一隔离氧化层，且第一隔离氧化层具有空洞；步骤S3，刻蚀第一隔离氧化层，暴露出第一源极多晶硅层；步骤S4，进行杂质注入，形成第二源极多晶硅层，随后通过热氧化法在第二源极多晶硅层表面生成第二隔离氧化层，以形成中间薄两边厚的栅间氧化层。有益效果：利用生成隔离氧化层时产生的空洞，刻蚀后结合热氧化法重新生长第二隔离氧化层，避免直接刻蚀生成栅间氧化层时因厚度过薄导致器件栅源隔离不足而导致漏电异常问题。
氧化制备方法屏蔽 mos 器件

[发明专利]一种提高阈值电压一致性的碳化硅半导体器件制造方法-CN202310773224.5在审
发明人：刘鹏飞;张伟;刘雯娇;刘庆红;沈海波;王军 -专利权人： 上海维安半导体有限公司
申请日： 2023-06-27 - 公布日： 2023-09-05 - 主分类号： H01L21/8234 文献下载
摘要：本发明涉及半导体技术领域，具体涉及一种提高阈值电压一致性的碳化硅半导体器件制造方法，包括，步骤S1，在外延片上通过光刻获得第一掺杂层和第一阱区，步骤S2，沉积可控制厚度的一多晶硅层，对多晶硅层的表面进行氧化第一氧化层，通过设置阻挡层确定第三离子注入区的蚀刻位置；步骤S3，对第一氧化层和多晶硅层进行蚀刻，获得位于第一阱区的边缘的上方的可控制宽度的矩形状侧墙；本发明通过使用矩形的侧墙工艺，不但解决了沟道长度不一致的问题，也解决了第二掺杂离子杂质分布不均匀的问题，大大提高了阈值电压的一致性，为器件在车上并联使用提供了便利。
一种提高阈值电压一致性碳化硅半导体器件制造方法

[发明专利]一种低压低漏电瞬态电压抑制器及其制备方法-CN202310657201.8在审
发明人：单少杰;苏海伟;叶毓明;魏峰;王帅;张英鹏;刘涛;陈芳;范文来;张伟;张文贵 -专利权人： 上海维安半导体有限公司
申请日： 2023-06-05 - 公布日： 2023-09-01 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种低压低漏电瞬态电压抑制器及其制备方法，衬底，包括上表面侧，于上表面侧形成有：第一深结，由上之下深入衬底的内部，呈现纵向插指形状；第一浅结，与第一深结衔接，位于衬底的上表面侧的顶层；第一边缘深结，位于第一深结的左右两侧，并与第一浅结衔接。采用高耐压深结与低电压浅结结合的方法，对器件电场进行整形。可以有效的降低低电压PN结表面的电场强度，从而有效的降低漏电。
一种压低漏电瞬态电压抑制器及其制备方法

[发明专利]一种防止炸裂的开路保护浪涌防护器件及其制备方法-CN202310437800.9在审
发明人：单少杰;苏海伟;魏峰 -专利权人： 上海维安半导体有限公司
申请日： 2023-04-21 - 公布日： 2023-09-01 - 主分类号： H01L25/16 文献下载
摘要：本发明提供一种防止炸裂的开路保护浪涌防护器件及其制备方法，属于浪涌防护器件领域，包括：一半导体芯片，半导体芯片的第一面和第二面分别设置有一金属连接件；一塑封框架，塑封框架包裹半导体芯片和两个金属连接件，且两个金属连接件远离半导体芯片的一端均伸出塑封框架；一开路保护组件，设置于塑封框架内的其中一金属连接件上，以在器件失效时断开与半导体芯片的连接。有益效果：本发明通过集成化塑封工艺将开路保护组件与半导体芯片集成于一体，缩小了器件体积，提高了器件可靠性；开路保护组件能够在器件失效时断开与半导体芯片的连接，实现开路保护；同时开路保护组件在开路时能够避免炸裂。
一种防止炸裂开路保护浪涌防护器件及其制备方法

[发明专利]应用于LDO中带延迟功能的POK电路及LDO电路-CN202011476762.0有效
发明人：闫兆文;姚和平;苏海伟 -专利权人： 上海维安半导体有限公司
申请日： 2020-12-15 - 公布日： 2023-09-01 - 主分类号： G05F1/56 文献下载
摘要：本发明公开了应用于LDO中带延迟功能的POK电路及LDO电路，属于电源管理技术领域。POK电路通过将反馈电压与参考电压(第一参考电压、第二参考电压)进行比较获得一个高电平或低电平，进而控制充放电电路的放电或充电，输出电路根据充放电电路充满电和放电前后其两端电压不同输出可延迟的自检信号，本发明实现了应用于LDO中带输出状态自检、延迟安全供电功能的POK电路。
应用于 ldo 延迟功能 pok 电路

[实用新型]一种沟槽式MOSFET器件-CN202320343009.7有效
发明人：刘厚超;马一洁;苏亚兵;张雨 -专利权人： 上海维安半导体有限公司
申请日： 2023-02-23 - 公布日： 2023-09-01 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开了一种沟槽式MOSFET器件，属于半导体器件领域，包括：至少两个沟槽，分别设置于有源区内的两侧；基体区，设置于沟槽的周向上；重掺杂源区，分别设置于每一沟槽上端部的两侧，且重掺杂源区与沟槽的外壁相接触；接触孔，贯穿重掺杂源区至基体区内；其中，每一沟槽与重掺杂源区相接触的区域朝向重掺杂源区倾斜；和/或接触孔与重掺杂源区相接触的区域朝向重掺杂源区倾斜，以使重掺杂源区的横向尺寸缩小。本实用新型在保持沟槽和接触孔的尺寸不变的情况下，减小重掺杂源区的横向尺寸，最大限度地解除重掺杂源区在横向共同排布对元胞横向尺寸缩小的限制，同时提升了特征导通电阻，降低了功率MOSFET器件的静态功耗。
一种沟槽 mosfet 器件

[发明专利]沟槽引出集成型低压双向瞬时电压抑制器及其制造方法-CN201610732260.7有效
发明人：吕海凤;赵德益;赵志方;王允;霍田佳;张啸;苏亚兵;苏海伟 -专利权人： 上海维安半导体有限公司
申请日： 2016-08-27 - 公布日： 2023-08-25 - 主分类号： H01L27/08 文献下载
摘要：本发明沟槽引出的集成型低压双向瞬时电压抑制器，包括第一导电类型衬底；在衬底上有第二导电类型的外延层；在第二导电类型外延层上有第一导电类型外延层；第一隔离沟槽进入第一导电类型衬底，并形成第一区域和第二区域；第一区域中由第一导电类型注入区、第二导电类型扩散区及第一类型的外延形成二极管Z1，第一导电类型外延和第二导电类型外延形成二极管D1；第二区域中由第一导电类型注入区、第二导电类型扩散区及第一类型的外延形成二极管Z2，第一导电类型外延和第二导电类型外延形成二极管D2；第二引出沟槽，进入第二导电类型外延层，内填高浓度第二导电类型多晶硅；由第一金属线IO1连接所述二极管Z1和D2，第二金属线IO2连接所述二极管Z2和D1。
沟槽引出集成低压双向瞬时电压抑制器及其制造方法

[发明专利]一种集成电路仿真验证平台-CN202310342722.4在审
发明人：游丹;苏海伟;裴茹霞;张丽娜;路建通;张伟 -专利权人： 上海维安半导体有限公司
申请日： 2023-03-31 - 公布日： 2023-08-22 - 主分类号： G06F30/398 文献下载
摘要：本发明涉及集成电路测试技术领域，具体涉及一种集成电路仿真验证平台，包括：端口配置模块，对测试参数进行解析获得待测引脚数据和陪测引脚数据；激励发生模块，依照待测引脚数据对待测器件施加激励，以及依照陪测引脚数据对陪测引脚施加激励；监测模块，监测模块分别连接待测器件和陪测器件，监测模块分别获取待测器件和陪测器件的测试数据并输出。有益效果在于：在测试之前通过对待测器件和陪测器件的待测引脚数据和陪测引脚数据进行解析，从而使得激励发生模块能够对待测器件和陪测器件依照特定的时序和对应的引脚施加激励，便于对待测器件的多个管脚进行测试，以及验证待测器件和陪测器件之间的通信功能，实现了较好的测试效果。
一种集成电路仿真验证平台

[发明专利]一种多插指耦合开启可控硅的浪涌保护电路及方法-CN202310662615.X在审
发明人：郝壮壮;赵德益;蒋骞苑;吕海凤;苏海伟;叶毓明;张伟;范文来 -专利权人： 上海维安半导体有限公司
申请日： 2023-06-05 - 公布日： 2023-08-15 - 主分类号： H02H9/04 文献下载
摘要：本发明提供一种多插指耦合开启可控硅的浪涌保护电路及方法，包括：多个插指模块，多个插指模块并联连接于一输入端和一接地端之间；每一插指模块分别包括：一可控硅支路，用于在发生浪涌时产生一泄放指令；一开关器件，并联连接于可控硅支路，开关器件的控制端连接于前一个插指模块中可控硅支路的控制级，用于响应于前一个可控硅支路的泄放指令，以触发开关器件所对应的可控硅支路开启泄放；其中，第一个插指模块中开关器件的控制端连接最后一个插指模块中可控硅支路的控制级。有益效果：多插指SCR之间耦合开启，多插指共同泄放浪涌电流，从而避免开启不均匀导致的局部插指烧毁，提升器件的鲁棒性。
一种多插指耦合开启可控硅浪涌保护电路方法

[发明专利]一种斜率可控的线性电流输出电路-CN202310243402.3在审
发明人：董振斌;苏海伟;路建通 -专利权人： 上海维安半导体有限公司
申请日： 2023-03-14 - 公布日： 2023-08-15 - 主分类号： G05F1/56 文献下载
摘要：本发明提供一种斜率可控的线性电流输出电路，包括：第一延时驱动模块，第一输入端连接上位机接收第一控制信号并处理得到第一驱动信号和第二控制信号，以及将第一驱动信号输出至第一输出端并在预设时间间隔后将第二控制信号输出至第二输出端；至少一第二延时驱动模块，用于接收第二控制信号并处理得到第二驱动信号输出至输出端；限流模块，用于接收外部输入的第一电流并根据第一电流输出限制电流作为第一驱动信号和第二驱动信号；线性电流输出模块，用于在接收到第一驱动信号时输出第一工作电流以及在预设时间间隔后接收到第二驱动信号时输出线性增加后的第二工作电流。有益效果是本发明可以通过控制功率管的开启个数输出线性增加的电流。
一种斜率可控线性电流输出电路

[发明专利]一种具有底部厚氧沟槽栅IGBT器件的制备方法及器件-CN202310283241.0在审
发明人：刘庆红;沈海波;刘鹏飞;马东战;杨亮 -专利权人： 上海维安半导体有限公司
申请日： 2023-03-21 - 公布日： 2023-08-04 - 主分类号： H01L21/331 文献下载
摘要：本发明涉及半导体分立器件技术领域，具体涉及一种具有底部厚氧沟槽栅IGBT器件的制备方法及器件，其特征在于，包括：S1：在一衬底上形成厚氧化硅层；S2：于衬底和厚氧化硅层的上方生长外延层；S3：将厚氧化硅层作为刻蚀终点对外延层进行刻蚀，以形成沟槽；S4：于沟槽内形成栅极；S5：依次形成体区和源区，随后形成场氧化物层；S6：于场氧化物层上方形成第一金属层，随后于衬底下方依次形成场截止层、集电区和第二金属层。有益效果在于：通过预先在衬底上制备厚氧化物层作为沟槽的底部厚氧，随后再进行外延、沟槽蚀刻，避免了良率低下的问题。同时，通过采用厚氧化物层作为沟槽蚀刻的终点，可准确控制沟槽刻蚀的深度，进一步地提升了器件良率。
一种具有底部沟槽 igbt 器件制备方法

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