“上海华力集成电路制造有限公司”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果1757个，建议您升级VIP下载更多相关专利

[发明专利]位错结构的形成方法-CN202310890175.3在审
发明人：张强强 -专利权人： 上海华力集成电路制造有限公司
申请日： 2023-07-19 - 公布日： 2023-10-27 - 主分类号： H01L21/266 文献下载
摘要：本发明提供一种位错结构的形成方法，所述方法包括：提供一半导体衬底；于所述半导体衬底的表面形成辅助栅极层，并对其进行图案化刻蚀形成栅极图案；以所述栅极图案为掩膜，对所述半导体衬底进行预非晶化注入以于所述半导体衬底内形成非晶化区域；去除形成所述栅极图案的所述辅助栅极层；对所述半导体衬底实施退火工艺以于所述非晶化区域内形成位错结构。通过本发明解决了现有的位错结构在22nm及以下技术节点中难以形成的问题。
结构形成方法

[发明专利]金属零层的制造方法-CN202210394299.8在审
发明人：雷海波;徐文胜 -专利权人： 上海华力集成电路制造有限公司
申请日： 2022-04-14 - 公布日： 2023-10-27 - 主分类号： H01L21/8238 文献下载
摘要：本发明公开了一种金属零层的制造方法，包括：步骤一、提供完成了前段工艺的源漏形成工艺的半导体衬底，在伪栅极结构之间的区域形成栅极间沟槽；步骤二、在栅极间沟槽的选定区域中形成金属零层截断层；步骤三、在金属零层截断层外的栅极间沟槽中形成金属零层，对金属零层进行回刻使金属零层的顶部表面低于伪栅极结构的顶部表面；步骤四、形成第二氧化层，第二氧化层会将金属零层的顶部表面之上的栅极间沟槽完全填充，进行平坦化工艺将第二氧化层的顶部表面和伪栅极结构的顶部表面相平；步骤五、将伪栅极结构并替换为第二栅极结构。本发明能减少中段制程对前段制程中的源漏区损伤以及减少金属栅工艺环的热负载，能降低金属零层和源漏区接触电阻。
金属制造方法

[发明专利]具有不同工作电压的MOS晶体管的集成结构和制造方法-CN202210395908.1在审
发明人：程器;邹海华;杨振兴;刘涛;王奇伟 -专利权人： 上海华力集成电路制造有限公司
申请日： 2022-04-14 - 公布日： 2023-10-27 - 主分类号： H01L21/8234 文献下载
摘要：本发明公开了一种具有不同工作电压的MOS晶体管的集成结构中，具有中间的第二工作电压的第二MOS晶体管的第二侧墙是在具有较低的第一工作电压的第一MOS晶体管的第一侧墙的基础上增加第三子侧墙形成，第一侧墙则由第一子侧墙和第二子侧墙叠加形成。使第二侧墙的厚度通过第三子侧墙调节，用以保证在第二工作电压下第二MOS晶体管的GIDL漏电满足要求。本发明还公开了一种具有不同工作电压的MOS晶体管的集成结构的制造方法。本发明能保证较低的第一工作电压的第一MOS晶体管的第一侧墙的厚度较薄的条件下，单独增加中间的第二工作电压的第二MOS晶体管的第二侧墙厚度，从而能减少第二MOS晶体管的GIDL漏电。
具有不同工作电压 mos 晶体管集成结构制造方法

[发明专利]一种提高外延生长均匀性的反应装置-CN202210399190.3在审
发明人：王慧;涂火金;洪佳琪;谭俊;方精训 -专利权人： 上海华力集成电路制造有限公司
申请日： 2022-04-15 - 公布日： 2023-10-27 - 主分类号： C30B25/14 文献下载
摘要：本发明提供一种提高外延生长均匀性的反应装置，外延生长的反应腔，反应腔一侧设有主进气口，与主进气口相对的另一侧设有排气口；主进气口与排气口之间设有用于放置晶圆的基座；基座两侧的反应腔上设有第一、第二进气管；第一、第二进气管的长度方向沿与主进气口和排气口连线垂直的方向；基座的形状为圆形；第一、第二进气管的长度分别为基座的半径；并且第一、第二进气管沿其长度位于一条直线上；第一、第二进气管沿各自长度方向分别设有多个孔洞；第一、第二进气管上的多个孔洞位于放置在基座上的晶圆上方。本发明针对先进节点逻辑产品，通过改变气路设计来实现提高外延生长均匀性的目的，从而提高产品的电学性能。
一种提高外延生长均匀反应装置

[发明专利]改善高压MOS偏移隔离层均匀性的方法-CN202310620812.5在审
发明人：何志斌 -专利权人： 上海华力集成电路制造有限公司
申请日： 2023-05-30 - 公布日： 2023-10-27 - 主分类号： H01L21/8234 文献下载
摘要：本申请提供一种改善高压MOS偏移隔离层均匀性的方法，包括：步骤S1，提供一衬底，衬底分为高压器件区和核心器件区，衬底上形成有赝栅且位于高压器件区的赝栅中形成有间隙；步骤S2，在衬底上形成侧墙材料层；步骤S3，在衬底上形成保护层，覆盖侧墙材料层；步骤S4，在间隙内以及间隙外围形成牺牲层；步骤S5，回刻蚀牺牲层，去除位于间隙外围的牺牲层；步骤S6，去除位于间隙之外的保护层；步骤S7，刻蚀露出的侧墙材料层，在赝栅的侧壁形成侧墙。通过本申请，可以有效保证高压器件区赝栅高度和核心低压器件区器件性能。
改善高压 mos 偏移隔离均匀方法

[发明专利]改善长、短沟道区器件研磨负载的方法-CN202310960968.8在审
发明人：王淑祥;马杏 -专利权人： 上海华力集成电路制造有限公司
申请日： 2023-08-01 - 公布日： 2023-10-27 - 主分类号： H01L21/306 文献下载
摘要：本发明提供一种改善长、短沟道区器件研磨负载的方法，提供衬底，衬底上形成有短沟道区以及长沟道区，长、短沟道区上均形成有层间介质层，层间上形成有沟槽，沟槽中形成有侧墙以及多晶硅层，多晶硅层在短沟道区之间的间距小于其在长沟道区之间的间距；在层间介质层、多晶硅层上形成硬掩膜层，之后利用硬掩膜层相对于多晶硅层具有高选择比的研磨液研磨硬掩膜层及其下方的层间介质层、硬掩膜层，使得层间介质层、多晶硅层在短沟道区的高度低于其在长沟道区的高度；去除剩余的多晶硅层，之后形成覆盖沟槽的金属层；研磨金属层至目标厚度。本发明使金属栅研磨之后长沟道区与短沟道区的高度基本上齐平，改善了芯片的电学性能。
改善沟道器件研磨负载方法

[发明专利]光刻前晶圆预处理方法和系统-CN202310848583.2在审
发明人：朱祎明;朱琪;李文亮 -专利权人： 上海华力集成电路制造有限公司
申请日： 2023-07-11 - 公布日： 2023-10-24 - 主分类号： H01L21/02 文献下载
摘要：本申请提供一种光刻前晶圆预处理方法和系统，该方法包括：步骤S1，对晶圆进行弱酸清洗处理；步骤S2，对晶圆进行高温烘烤处理；步骤S3，对晶圆进行冷却处理，而后即刻实施光刻制程。通过本申请，可以消除或减弱因碱性物质存在导致的光刻缺陷情况，确保光刻工艺的稳定性。
光刻前晶圆预处理方法系统

[发明专利]减少外延层沟槽刻蚀中浅沟槽隔离区硅氧化物缺失的方法-CN202310960964.X在审
发明人：姜林鹏;安苏阳 -专利权人： 上海华力集成电路制造有限公司
申请日： 2023-08-01 - 公布日： 2023-10-24 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供一种减少外延层沟槽刻蚀中浅沟槽隔离区硅氧化物缺失的方法，提供衬底，衬底上形成有STI以定义出有源区，有源区上形成有多个栅极叠层结构及其对应的源、漏区；在衬底上形成覆盖STI、栅极叠层结构的第一刻蚀阻挡层，之后刻蚀刻蚀阻挡层使其部分保留在STI的上方；利用光刻和刻蚀在源、漏区上形成沟槽；在沟槽的底部形成外延层，之后形成覆盖栅极叠层的层间介质层。本发明通过在曝光之前先沉积一层第一刻蚀阻挡层，然后经过湿法或者干法刻蚀去除掉部分第一刻蚀阻挡层，在浅沟槽处留有部分第一刻蚀阻挡层，在刻蚀时就实现了鳍上形成沟槽时减少了浅沟槽隔离区域的硅氧化物损失量，为层间介质层沉积以及化学机械研磨预留了足够的工艺窗口。
减少外延沟槽刻蚀隔离氧化物缺失方法

[发明专利]SONOS器件的制造方法-CN202310891144.X在审
发明人：侯新亚;刘政红;齐瑞生 -专利权人： 上海华力集成电路制造有限公司
申请日： 2023-07-19 - 公布日： 2023-10-24 - 主分类号： H10B43/30 文献下载
摘要：本发明公开了一种SONOS器件的制造方法，包括：步骤一、提供半导体衬底，完成P型源漏注入工艺环之前的工艺且在P型源漏注入工艺环之前的工艺中取消IOPLDD工艺环，IOPLDD为输入输出P型轻掺杂漏。步骤二、进行P型源漏注入工艺环，包括：步骤21、形成掩膜层并进行图形化。步骤22、采用掩膜层为掩膜进行IOPLDD注入形成IOPLDD区。步骤23、采用掩膜层为掩膜进行P型源漏注入形成P型源漏区，IOPLDD区的结深大于P型源漏区的结深。本发明能降低工艺成本以及缩短生产周期。
sonos 器件制造方法

[发明专利]增强套刻精度量测图形量测信号的方法-CN202310847934.8在审
发明人：张驰;赵弘文;包永存 -专利权人： 上海华力集成电路制造有限公司
申请日： 2023-07-11 - 公布日： 2023-10-20 - 主分类号： G03F7/20 文献下载
摘要：本发明提供一种增强套刻精度量测图形量测信号的方法，方法包括：提供一半导体结构，半导体结构形成有前层金属层，且前层金属层形成有前层套刻标记；于前层金属层的上方形成高吸光材料层，且高吸光材料层的部分区域为光栅结构；于高吸光材料层的表面形成通孔层，且通孔层形成有通孔套刻标记，通孔套刻标记与前层套刻标记的对准程度用于判断通孔层与前层金属层之间的套刻精度；其中，光栅结构与前层套刻标记在垂直方向上的投影有重叠区域。通过本发明解决了现有的因高吸光率材料的存在使得前层套刻标记光学量测信号弱，导致套刻精度的量测受到严重影响的问题。
增强精度图形信号方法

[发明专利]应用矩阵积分法优化光刻部分相干模型的方法-CN202310749886.9在审
发明人：柯顺魁 -专利权人： 上海华力集成电路制造有限公司
申请日： 2023-06-21 - 公布日： 2023-10-17 - 主分类号： G03F1/36 文献下载
摘要：本申请提供一种应用矩阵积分法优化光刻部分相干模型的方法，包括：步骤S1，部分相干光光刻成像理论模型的构建；步骤S2，部分相干光光刻成像模型的实现；步骤S3，积分法转换优化光刻部分相干成像算法。用矩阵积分法将计算光刻部分相干成像需要的四层循环转换成两层循环；或者，用矩阵积分法将等效光源的两层循环变成矩阵运算，然后将非相干叠加的两层循环采用并行算法，既缩短了光照修正的周期，也节省了光罩出版的交货期。
应用矩阵积分优化光刻部分相干模型方法

[发明专利]改善背面金属格栅Q-time的方法-CN202310786007.X在审
发明人：林永顺;昂开渠;张钱 -专利权人： 上海华力集成电路制造有限公司
申请日： 2023-06-29 - 公布日： 2023-10-13 - 主分类号： H01L27/146 文献下载
摘要：本发明提供一种改善背面金属格栅Q‑time的方法，方法包括：提供一半导体结构，半导体结构包括其背面形成有氧化层的衬底、形成于氧化层表面的金属层、形成于金属层表面的第一硬掩膜层及形成于第一掩膜层表面的第二硬掩膜层；通过第一刻蚀工艺图案化刻蚀第二硬掩膜层形成第一沟槽；以图案化刻蚀后的第二硬掩膜层为掩膜，通过第二刻蚀工艺于第一沟槽处刻蚀第一硬掩膜层形成第二沟槽，并保留预设厚度的第一硬掩膜层；通过第三刻蚀工艺于第二沟槽处刻蚀所保留的预设厚度的第一硬掩膜层及其下方的金属层以形成金属格栅。通过本发明解决了现有的背面金属格栅Q‑time较短的问题。
改善背面金属格栅 time 方法

[发明专利]OPC中修正不对称图形的方法-CN202310944632.2在审
发明人：胡瑶;葛同广 -专利权人： 上海华力集成电路制造有限公司
申请日： 2023-07-28 - 公布日： 2023-10-10 - 主分类号： G03F1/36 文献下载
摘要：本发明提供一种OPC中修正不对称图形的方法，提供具有多个器件区的版图，之后划分出每个所述器件区的标记区；选择出与多个所述器件区接触的图形，每个所述器件区对应有不同的光学邻近修正，定义该处为第一标记区；对第一标记区中的图形分别进行与其接触的每个所述器件区对应的光学邻近修正，得到用于光罩的第一修正后图形；定义所述修正后图形与所述第一标记区中图形相重合的区域为第二标记区，之后对所述第二标记区中的图形分别进行与其接触的每个所述器件区对应的光学邻近修正，得到不同的用于光罩的第二修正后图形。本发明解决了处于不同器件区之间图形两边补偿值不同的问题，增大了处于不同器件区边缘的图形工艺窗口。
opc 修正不对称图形方法

[发明专利]光学邻近效应修正方法、系统、掩膜版及可读存储介质-CN202310943906.6在审
发明人：周梦涛 -专利权人： 上海华力集成电路制造有限公司
申请日： 2023-07-28 - 公布日： 2023-10-10 - 主分类号： G03F1/36 文献下载
摘要：本发明涉及半导体制造技术领域，尤其涉及一种光学邻近效应修正方法、系统、掩膜版及可读存储介质，方法包括：选取不同类型以及不同间距下的显影图形；收集各显影图形在不同工艺窗口下的第一位置和第二位置，其中，第一位置为不考虑光刻胶折射时的成像位置，第二位置为考虑光刻胶折射时的成像位置；建立第一位置和第二位置的拟合曲线；根据拟合曲线和光掩膜图形，选取最优的第一位置和第二位置建立光学模型；根据光学模型对光掩膜图形进行光学邻近效应修正。通过找出是否考虑光刻胶折射时的两个成像位置的对应关系来建立合理的光学模型，以便于实现对显影图形的光学邻近效应修正，从而提高显影图形的质量。
光学邻近效应修正方法系统掩膜版可读存储介质

[发明专利]中压器件的制造方法-CN202310946084.7在审
发明人：唐小亮 -专利权人： 上海华力集成电路制造有限公司
申请日： 2023-07-28 - 公布日： 2023-10-10 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种中压器件的制造方法，提供衬底，衬底上形成有STI以定义出低压、中压、高压器件区的有源区，低压、中压、高压器件区的有源区上形成有栅氧化层；在衬底上形成覆盖栅氧化层的叠层，叠层由自下而上依次堆叠的栅极多晶硅层、第一氮化层、第一氧化层、第二氮化层、第二氧化层组成，利用光刻、刻蚀使得部分叠层及其下方的栅氧化层保留在中压、高压器件的有源区上形成为栅极结构，另一部分叠层保留在低压器件的有源区及其靠近的STI上的部分区域；在衬底上形成覆盖剩余叠层的第一侧墙材料层。本发明输入输出区轻掺杂漏离子注入为自对准工艺，能解决由于轻掺杂漏离子注入关键尺寸和叠加变化对器件的影响，能有效提升器件均匀性。
器件制造方法

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
下一页»
尾页
共 1757 条