专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]一种多功能闸门开度表-CN202211684103.5在审
  • 王汉兵;周金波;杨艳娟;徐传仁 - 武汉静磁栅机电制造有限公司
  • 2022-12-27 - 2023-04-25 - G06F5/16
  • 本发明公开了一种多功能闸门开度表。它采用FPGA+ARM系统架构,FPGA系统处理外部高速SSI信号通讯,ARM系统处理人机组态与外设输出控制;FPGA系统包括PLL模块、USR发送模块、信号监听模块、信号检测模块、输入配置模块和输出状态继电器模块;ARM系统包括USR接收模块、键盘输入模块、LCD显示模块、继电器输出模块和输出配置模块等;信号监听模块用于FPGA系统对PLC与闸门开度仪之间的SSI通讯进行监听;所述信号检测模块用于FPGA系统对闸门开度仪直接SSI高速通讯。本发明具有能监听和检测两路闸门开度仪的状态,能实现对SSI信号接口最高可达2MHz工作频率的高速监听与检测的优点。
  • 一种多功能闸门开度表
  • [发明专利]一种FIFO装置和数据处理系统-CN202210067858.4有效
  • 吴志伟;谭永亮;浦香君;梅明 - 深圳云豹智能有限公司
  • 2022-01-20 - 2022-04-19 - G06F5/16
  • 本申请提供一种FIFO装置和数据处理系统,该FIFO装置包括:第一读地址输入端、第三读地址输入端、第一FIFO模块、第二FIFO模块及第一同步模块,第一读地址输入端用于输入第一读地址信号,第三读地址输入端用于输入第三读地址信号,输入第一FIFO模块的读时钟信号与输入第二FIFO模块的读时钟信号存在时钟漂移,当FIFO装置工作在第一模式时,通过将第一FIFO模块的读地址信号和空标记信号共享给第二FIFO模块,使得两个FIFO模块输出的数据同步。该FIFO装置实现了FIFO模块输出数据同步,极大的减少了后端连线,且两个FIFO模块的宽度和深度都不需要改变,FIFO资源利用更加充分灵活。
  • 一种fifo装置数据处理系统
  • [发明专利]一种用于卷积神经网络的内存计算eDRAM加速器-CN202111169936.3在审
  • 张宏图;束宇豪;哈亚军 - 上海科技大学
  • 2021-10-08 - 2022-01-18 - G06F5/16
  • 本发明提供了一种用于卷积神经网络的内存计算eDRAM加速器,其特征在于,包括四个P2ARAM块,每个P2ARAM块包括由64x16个5T1C乒乓eDRAM位单元组成的5T1C乒乓eDRAM位单元阵列,在每个P2ARAM块中,由64X2个数字时间转换器从行方向将4比特激活值转换成不同的脉冲宽度,并输入到5T1C乒乓eDRAM位单元阵列中进行计算;而在5T1C乒乓eDRAM位单元阵列的列方向共得到16X2个卷积结果输出。本发明提出的卷积神经加速器使用了:5T1C乒乓eDRAM位单元并行多比特存储和卷积;在不额外增加面积开销的情况下,将累积位线的输入采样电容分摊到CDAC阵列的符号‑数值SAR ADC单元,提出了S2M‑ADC方案。通过这种方式,本发明公开的基于eDRAM的存内计算神经网络加速器达到峰值计算密度为59.1TOPS/mm2,比之前的工作高出约30倍。
  • 一种用于卷积神经网络内存计算edram加速器
  • [发明专利]多路异步信息的传输控制装置及方法-CN201710831338.5有效
  • 姚春赫;秦琦;吴南健 - 中国科学院半导体研究所
  • 2017-09-14 - 2021-02-12 - G06F5/16
  • 一种多路异步信息的传输控制装置,包括:数据整合器,与内存模块和处理器接口连接,包括至少两个乒乓操作模块,该数据整合器用于接收外界输出的多路异步信息并进行整合,得到一路整合信息,异步信息包括异步数据和异步控制信号,整合信息包括整合数据和同步控制信号;内存模块,用于根据同步控制信号,读和/或写整合数据;处理器接口,与数据整合器、内存模块和外界的处理器相连,用于获取数据整合器输出的整合信息以及获取内存模块中已写入的整合数据。本发明还提供了一种对应的方法。本发明适用于流水线式算法,实现异步信息的无缝缓冲和处理,还可以节省缓冲空间,达到低速模块处理高速数据流的效果。
  • 异步信息传输控制装置方法
  • [发明专利]推进式链接的列表吞吐量-CN201480060526.7有效
  • 马沙;菲利斯·博纳帝;菲利普·陈 - 思科技术公司
  • 2014-10-31 - 2019-05-31 - G06F5/16
  • 多个小列表用作单一主链接的列表来按照先进先出(FIFO)顺序管理跨存储器的一个或多个存储体的数据分组,同时允许每周期执行多个压入和/或弹出功能。每个小列表可以是跟踪指针的链接的列表,并且被存储在不同存储体中。节点可以包括到数据分组的指针、到小列表中的下一节点的指针、以及标识包含主链接的列表中的下一节点的小列表的下一小列表标识符。可在缓存中维护每个小列表的头部和尾部,以及分别跟踪主链接的列表的头部和尾部的标识符。随着指针被压入主链接的列表和被从主链接的列表弹出,各个小列表被相应地更新以维持主链接的列表的顺序。
  • 推进链接列表吞吐量
  • [发明专利]基于排名的工作保持调度器-CN201480060528.6有效
  • 马沙;菲利普·陈 - 思科技术公司
  • 2014-10-31 - 2019-05-28 - G06F5/16
  • 可基于排名系统实现工作保持调度器,以提供时间戳的可扩展性同时避免与传统时间戳实现方式相关联的快速搜索。每个队列可被分配最初被设置为零的时间戳。每次来自队列的数据分组被处理时,该队列的时间戳可被增大。为向不同队列提供变化的权重,可以变化的速率来增大队列的时间戳。可基于根据与每个队列相关联的时间戳确定的队列的等级排名顺序来从队列处理数据分组。为提高确定排名的速度,可根据定义时间戳的位的子集而不是整个位集来计算排名。
  • 基于排名工作保持调度
  • [发明专利]低等待时间先进先出(FIFO)缓存-CN201711367942.3在审
  • E·沙姆斯凯;J·库什尼尔 - 马维尔以色列(M.I.S.L.)有限公司
  • 2011-08-12 - 2018-05-01 - G06F5/16
  • 本申请涉及低等待时间先进先出(FIFO)缓存,具体地,提供了用于先进先出缓存的系统和方法。缓存包括配置用于存储从缓存输入接收的数据的第一子缓存,以及第二子缓存。所述第二子缓存被配置用于存储从所述缓存输入或第一子缓存接收的数据,并且以与在所述缓存输入处接收数据相同的顺序,将数据输出到缓存输出。缓存控制逻辑被配置用于选择性地从所述缓存输入或第一子缓存将数据路由到所述第二子缓存,使得在所述缓存输入处接收的数据可以按先进先出方式从所述第二子缓存输出。
  • 等待时间先进fifo缓存
  • [发明专利]图像旋转控制方法及装置-CN201210126351.8有效
  • 黄骏;肖潇 - 华为技术有限公司
  • 2012-04-26 - 2013-10-30 - G06F5/16
  • 本发明实施例公开了一种图像旋转控制方法及装置,所述方法包括:按照旋转角度从第一缓存中读取第一图像的图像块,所述第一图像具有第一图像格式;将读取到的图像块写入预设的第二缓存;按照第二图像格式从所述第二缓存中读取图像数据,获得旋转后的第二图像。本发明实施例在对图像进行旋转控制的过程中,仅需要对第一缓存进行一次读操作就可以将第一图像格式的图像数据旋转生成第二图像格式的图像数据,因此与现有技术相比,该旋转控制过程减少了对终端内系统带宽的占用,在终端带宽有限的情况下,可以使其它功能模块获得有效带宽,同时也无需为增加系统带宽而浪费系统功耗。
  • 图像旋转控制方法装置
  • [发明专利]一种FIFO存储器和存储控制装置-CN201110081663.7有效
  • 陈传著;张庆 - 珠海全志科技股份有限公司
  • 2011-04-01 - 2012-10-17 - G06F5/16
  • 本发明公开了一种FIFO存储控制装置,包括:写分流控制器、两个读写控制器、和读合流控制器。本发明还公开了一种FIFO存储器,包括:FIFO存储控制装置和至少两片SRAM。本发明的有益效果在于采用以单口SRAM作为存储单元实现全速FIFO存储器,达到在使用单口SRAM时能够使FIFO存储器全速工作,使得同样的深度、同样功能的单口SRAM实现全速FIFO存储功能,有效地减小了全速FIFO存储器面积,使得单口SRAM能够应用在全速FIFO存储器中,从而能够降低大规模集成电路的面积和规模,实用性强,也由于将单口SRAM应用在全速FIFO存储器,降低FIFO存储器成本。
  • 一种fifo存储器存储控制装置
  • [发明专利]双端口RAM读取数据后更新数据的方法及系统-CN201110027241.1有效
  • 徐心明;刘伟达;王红旗 - 中兴通讯股份有限公司
  • 2011-01-25 - 2012-07-25 - G06F5/16
  • 本发明公开了一种双端口RAM读取数据后更新数据的方法,在未触发先进先出(FIFO)缓存源端的写使能信号时,使用FIFO缓存源端为即将写入双端口随机存储器(RAM)的写地址信号和写数据信号做缓存准备;在未触发FIFO缓存目的端的写使能信号时,使用FIFO缓存目的端为即将读出双端口RAM的读地址信号和读数据信号做缓存准备;利用FIFO缓存源端的空标志信号和FIFO缓存目的端的空标志信号构造片选信号,将FIFO缓存源端和FIFO缓存目的端中的数据分时写入双端口RAM。本发明还公开了一种双端口RAM读取数据后更新数据的系统,采用本发明的方法及系统,能满足双端口RAM读取数据后的数据更新需求。
  • 端口ram读取数据更新方法系统

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