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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]具有不同高度的管芯结构的芯片封装件及其形成方法-CN201810789422.X在审
发明人：魏文信;胡宪斌;侯上勇 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-07-18 - 公布日： 2019-04-23 - 主分类号： H01L23/31 文献下载
摘要：本发明提供了芯片封装件的结构及其形成方法。芯片封装件包括衬底、附接至衬底的第一芯片堆叠件和附接至衬底的第二芯片堆叠件。第一芯片堆叠件和第二芯片堆叠件附接至衬底的相同侧。芯片封装件还包括围绕第一芯片堆叠件和第二芯片堆叠件的模塑料层。模塑料层覆盖第一芯片堆叠件的最顶面。模塑料层的最顶面与第二芯片堆叠件的最顶面大致共面。本发明的实施例还涉及具有不同高度的管芯结构的芯片封装件及其形成方法。
芯片堆叠件芯片封装件衬底模塑料层顶面附接管芯结构覆盖

[发明专利]半导体封装件-CN202110862123.6在审
发明人：朴完洙;宋生燮;吴琼硕 -专利权人：三星电子株式会社
申请日： 2021-07-29 - 公布日： 2022-05-03 - 主分类号： H01L25/065 文献下载
摘要：公开了一种半导体封装件，其包括：基板；芯片堆叠件，包括在所述基板上以上升阶梯形状堆叠的半导体芯片；第一电源/接地引线，通过所述第一电源/接地引线，所述基板连接到所述芯片堆叠件的最下面的半导体芯片，并且所述芯片堆叠件的相邻的半导体芯片彼此连接；以及第二电源/接地引线，从第一半导体芯片延伸并且连接到所述基板。所述第一半导体芯片是所述芯片堆叠件的除了最下面的半导体芯片和最上面的半导体芯片之外的一个半导体芯片。所述芯片堆叠件包括第一堆叠件和位于所述第一堆叠件上的第二堆叠件。所述第二堆叠件构成与所述第一堆叠件的通道独立的通道。
半导体封装

[实用新型]一种内存芯片的封装结构-CN202222257178.7有效
发明人：屠静霞 -专利权人：力成科技（苏州）有限公司
申请日： 2022-08-26 - 公布日： 2023-01-06 - 主分类号： H01L25/18 文献下载
摘要：本实用新型公开了一种内存芯片的封装结构，包括塑封料和堆叠主体，堆叠主体包括基板、存储芯片组、闪存芯片组、垫片和控制芯片，存储芯片组包括一对并排设置的存储芯片堆叠件，二者之间具有间隙，垫片和控制芯片均设置于基板上，且位于间隙内，闪存芯片组堆叠于一对存储芯片堆叠件的上方，且下端与垫片的上端相抵接。本实用新型将存储芯片分别堆叠于基板的两侧，降低堆叠高度，减小了芯片堆叠的纵向空间，同时在存储芯片堆叠件之间形成隧道，将垫片和控制芯片设置于隧道内，减小了芯片堆叠的横向空间。
一种内存芯片封装结构

[发明专利]形成内埋晶片结构的方法-CN202110625227.5在审
发明人：吕文隆 -专利权人：日月光半导体制造股份有限公司
申请日： 2021-06-04 - 公布日： 2021-10-29 - 主分类号： H01L21/50 文献下载
摘要：本申请的实施例提供一种形成内埋晶片结构的方法，包括：提供芯片堆叠件，芯片堆叠件包括堆叠设置的第一芯片和第二芯片、以及位于第一芯片和第二芯片之间的散热层；将芯片堆叠件设置在引线框的第一开口中，芯片堆叠件的散热层接合至引线框
形成晶片结构方法

[发明专利]用于芯片封装件的结构和形成方法-CN201610517172.5有效
发明人：魏文信;吴集锡;余振华;胡宪斌;侯上勇;陈伟铭 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-07-01 - 公布日： 2019-08-30 - 主分类号： H01L23/31 文献下载
摘要：本发明提供了一种芯片封装件的结构和形成方法。该芯片封装件包括具有许多半导体管芯的芯片堆叠件。该芯片封装件还包括半导体芯片，且半导体芯片高于芯片堆叠件。该芯片封装件还包括覆盖芯片堆叠件的顶部和侧壁以及半导体芯片的侧壁的封装层。本发明实施例涉及用于芯片封装件的结构和形成方法。
用于芯片封装结构形成方法

[发明专利]半导体封装件-CN202010862440.3在审
发明人：高廷旼;姜亨汶;朴商植;宋炫俊 -专利权人：三星电子株式会社
申请日： 2020-08-25 - 公布日： 2021-05-14 - 主分类号： H01L23/13 文献下载
摘要：一种半导体封装件包括：缓冲件；芯片堆叠件，所述芯片堆叠件安装在所述缓冲件上；粘合剂层，所述粘合剂层设置在所述缓冲件与所述芯片堆叠件之间；以及模塑材料，所述模塑材料围绕所述芯片堆叠件。所述缓冲件包括相邻于所述缓冲件的多个边缘设置的多个沟槽。每个所述沟槽比所述缓冲件的芯片区域的相应的相邻边缘短。
半导体封装

[发明专利]一种芯片堆叠封装方法及封装结构-CN201911282461.1在审
发明人：姚大平 -专利权人：江苏中科智芯集成科技有限公司
申请日： 2019-12-13 - 公布日： 2020-04-10 - 主分类号： H01L21/60 文献下载
摘要：本发明公开了一种芯片堆叠封装方法及封装结构，该方法包括：制备第一堆叠模块；第一堆叠模块包括第一芯片、第一封装体和第一堆叠连接件；第一封装体包封第一芯片，第一堆叠连接件设置于第一封装体中，且第一堆叠连接件的一端与第一芯片相耦合，另一端通过所第一述封装体中与第一堆叠连接件相对应的凹槽显露于第一封装体外；制备第二堆叠模块；第二堆叠模块包括第二芯片、第二封装体和第二堆叠连接件；第二封装体包封第二芯片，第二堆叠连接件的一端与第二芯片相耦合，另一端朝向远离第二芯片的方向延伸；将第二堆叠连接件通过凹槽耦合至对应的第一堆叠连接件。通过实施该方法，能够降低芯片堆叠封装结构的制备成本，且提高产品的良率。
一种芯片堆叠封装方法结构

[发明专利]包括阶梯式堆叠的芯片的半导体封装件-CN201510023464.9有效
发明人：朴彻;金吉洙;李仁 -专利权人：三星电子株式会社
申请日： 2015-01-16 - 公布日： 2019-08-16 - 主分类号： H01L25/065 文献下载
摘要：本发明提供了一种包括阶梯式堆叠的芯片的半导体封装件，该半导体封装件包括：封装衬底；并排安装在封装衬底上的第一芯片堆叠件和第二芯片堆叠件，其中，第一芯片堆叠件和第二芯片堆叠件各自包括堆叠在封装衬底上的多个半导体芯片，其中，所述多个半导体芯片中的每一个包括设置在其对应的边缘区上的多个接合焊盘，其中，所述多个接合焊盘中的至少一些是功能性接合焊盘，并且其中，功能性接合焊盘占据的区实质上小于整个所述对应的边缘区。
芯片堆叠件半导体封装件堆叠半导体芯片功能性接合接合焊盘边缘区阶梯式焊盘芯片并排安装占据

[发明专利]包括应力均衡芯片的半导体封装件-CN201910119871.8在审
发明人：金一浩 -专利权人：三星电子株式会社
申请日： 2019-02-18 - 公布日： 2020-01-21 - 主分类号： H01L25/065 文献下载
摘要：本申请提供一种半导体封装件。所述半导体封装件包括具有竖直地堆叠在封装件衬底上的多个半导体芯片的芯片堆叠件。应力均衡芯片布置在所述芯片堆叠件上，所述应力均衡芯片构造为提供减小所述多个半导体芯片之间的电特性的变化。密封剂布置在所述封装件衬底上，并且被构造为覆盖所述芯片堆叠件的至少一部分。所述多个半导体芯片中的每一个电连接至所述封装件衬底。所述应力均衡芯片不电连接至所述衬底或所述多个半导体芯片。
半导体芯片衬底芯片堆叠件应力均衡封装件半导体封装件电连接芯片布置芯片构造电特性密封剂堆叠减小竖直芯片覆盖申请

[发明专利]半导体封装件及其制造方法-CN202011175741.5在审
发明人：宋垠锡;吴琼硕;俞世浩 -专利权人：三星电子株式会社
申请日： 2020-10-28 - 公布日： 2021-06-22 - 主分类号： H01L25/16 文献下载
摘要：提供了一种半导体封装件及其制造方法。所述半导体封装件包括：封装基板；逻辑芯片，所述逻辑芯片堆叠在所述封装基板上并包括至少一个逻辑元件；以及堆叠结构。所述堆叠结构包括：集成电压调节器(IVR)芯片，所述IVR芯片包括调节所述至少一个逻辑元件的电压的电压调节电路；以及无源元件芯片，所述无源元件芯片堆叠在所述IVR芯片上并包括电感器。
半导体封装及其制造方法

[发明专利]具有加强结构的半导体封装件-CN202010550378.4在审
发明人：崔银景;李秀昶;崔允硕 -专利权人：三星电子株式会社
申请日： 2020-06-16 - 公布日： 2021-05-18 - 主分类号： H01L23/31 文献下载
摘要：公开了一种具有加强结构的半导体封装件。所述半导体封装件包括基板、位于所述基板上的内插件以及均位于所述内插件上的第一逻辑芯片、第二逻辑芯片、存储器堆叠和加强芯片。所述第一逻辑芯片和所述第二逻辑芯片彼此相邻。每个存储器堆叠与所述第一逻辑芯片和所述第二逻辑芯片中的相应的逻辑芯片相邻。每个存储器堆叠包括多个堆叠的存储器芯片。每个加强芯片设置在相应的存储器堆叠之间，以与所述第一逻辑芯片与所述第二逻辑芯片之间的边界区域对齐且交叠。
具有加强结构半导体封装

[发明专利]倒置堆叠封装件-CN201610110870.3有效
发明人：杜茂华 -专利权人：三星半导体（中国）研究开发有限公司;三星电子株式会社
申请日： 2016-02-29 - 公布日： 2018-01-30 - 主分类号： H01L27/108 文献下载
摘要：本发明提供了一种倒置堆叠封装件，所述倒置堆叠封装件能够通过改变堆叠方式从而缩短互联长度，减少互联界面，同时提高生产效率。所述倒置堆叠封装件包括基底，具有彼此背对的第一表面和第二表面；第一芯片，位于基底的第一表面上并且电连接到基底的第一表面；第二芯片，位于第一芯片上；柔性载带，位于第一芯片与第二芯片之间，并且与第一芯片绝缘并将第二芯片电连接到基底；包封构件，位于基底上并且包封第一芯片、第二芯片和柔性载带。
倒置堆叠封装

[发明专利]一种堆叠封装结构及堆叠封装结构的制造方法-CN202010508226.8在审
发明人：曹周 -专利权人：杰群电子科技（东莞）有限公司
申请日： 2020-06-05 - 公布日： 2020-09-29 - 主分类号： H01L23/495 文献下载
摘要：本发明公开一种堆叠封装结构及堆叠封装结构的制造方法；该堆叠封装结构，包括堆叠组装的上层封装件和下层封装件，上层封装件包括上层引线框架以及焊接于上层引线框架上的上层芯片，下层封装件包括下层引线框架以及焊接于下层引线框架上的下层芯片；上层引线框架和/或下层引线框架形成有沿堆叠方向延伸的凸柱，凸柱通过框架焊材层与另一引线框架焊接固定；凸柱用于支撑上层引线框架，并用于保持下层芯片与上层引线框架之间的绝缘间距；该制造方法包括：引线框架准备、芯片焊接步骤、堆叠组装步骤和注塑封装步骤。本发明能够保持堆叠封装结构中上层引线框架与下层芯片之间的有效绝缘间距。
一种堆叠封装结构制造方法

[发明专利]堆叠式半导体封装件-CN201510018605.8有效
发明人：崔允硕;权赫万;赵汊济;赵泰济 -专利权人：三星电子株式会社
申请日： 2015-01-14 - 公布日： 2019-07-05 - 主分类号： H01L23/12 文献下载
摘要：本公开提供了一种堆叠式半导体封装件，该堆叠式半导体封装件由于堆叠在下芯片上的上半导体芯片的特征而使得对下半导体芯片的设计限制最小化。该堆叠式半导体封装件包括：下芯片，其具有设置有多个穿通电极的穿通电极区域；以及至少一个上芯片，其堆叠在下芯片上并且具有设置有对应于多个穿通电极的多个接合焊盘的焊盘区域。所述焊盘区域沿着将上芯片的有源表面二等分的中心轴线设置。设置上芯片的焊盘区域的中心轴线布置在从下芯片的有源表面在纵向上的中心轴线移位的位置。
堆叠半导体封装

[发明专利]堆叠式半导体封装件-CN201710963144.0有效
发明人：李俊镐 -专利权人：三星电子株式会社
申请日： 2017-10-17 - 公布日： 2023-04-07 - 主分类号： H10B80/00 文献下载
摘要：提供了一种堆叠式半导体封装件，其具有各种尺寸的各种类型的半导体芯片并且能够小型化。堆叠式半导体封装件包括基体基底层和设置在基体基底层的顶表面上的子半导体封装件。子半导体封装件包括：多个子半导体芯片，彼此分隔开；子模层，填充多个子半导体芯片之间的空间，以围绕多个子半导体芯片的侧表面。堆叠式半导体封装件包括堆叠在子半导体封装件上的至少一个主半导体芯片，至少一个主半导体芯片通过第一电连接构件电连接到基体基底层。
堆叠半导体封装

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