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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]半导体结构及其形成方法-CN201910471954.3有效
发明人：赵猛 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2019-05-31 - 公布日： 2023-10-17 - 主分类号： H01L21/336 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括源漏掺杂区以及位于源漏掺杂区上的层间介质层；刻蚀层间介质层，形成露出源漏掺杂区的开口；在开口露出的源漏掺杂区顶部形成第一掺杂区和位于第一掺杂区上的第二掺杂区，第二掺杂区在基底上的投影覆盖第一掺杂区在基底上的投影，且第一掺杂区、第二掺杂区以及源漏掺杂区的掺杂离子类型相同，第一掺杂区和第二掺杂区的掺杂离子浓度大于源漏掺杂区的掺杂离子浓度。第一掺杂区和第二掺杂区包围位于源漏掺杂区中的接触孔插塞，使得接触孔插塞不易直接与源漏掺杂区接触，降低了接触孔插塞与源漏掺杂区的接触电阻，改善了半导体结构的电学性能。
半导体结构及其形成方法

[发明专利]半导体结构及其形成方法-CN201810094678.9有效
发明人：张焕云;吴健 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路新技术研发(上海)有限公司
申请日： 2018-01-31 - 公布日： 2021-07-13 - 主分类号： H01L21/8238 文献下载
摘要：一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底包括第一区和第二区，所述第一区基底内具有第一源漏掺杂区；在所述第一区基底和第一源漏掺杂区上形成第一保护层；形成所述第一保护层之后，在所述第二区的基底内形成第二源漏掺杂区；形成所述第二源漏掺杂区之后，去除第一保护层；去除第一保护层之后，在所述基底、第一源漏掺杂区和第二源漏掺杂区上形成介质层；去除部分所述介质层，直至暴露出第一源漏掺杂区和第二源漏掺杂区的顶部表面，在所述介质层内形成接触孔所述方法形成接触孔时能够降低对第二源漏掺杂区顶部表面的损伤。
半导体结构及其形成方法

[发明专利]薄膜晶体管阵列面板及相关制造方法-CN202210555540.0在审
发明人：朴晙皙;林志勋;金宰范;林俊亨;孙暻锡 -专利权人：三星显示有限公司
申请日： 2017-09-05 - 公布日： 2022-08-16 - 主分类号： H01L29/786 文献下载
摘要：所述薄膜晶体管阵列面板包括晶体管，所述晶体管可以包括半导体、源电极、漏电极和栅电极。半导体可以包括第一掺杂区、第二掺杂区、源区、漏区和沟道区。沟道区设置在源区与漏区之间。第一掺杂区设置在沟道区与源区之间。第二掺杂区设置在沟道区与漏区之间。第一掺杂区的掺杂浓度低于源区的掺杂浓度。第二掺杂区的掺杂浓度低于漏区的掺杂浓度。源电极电连接到源区。漏电极电连接到漏区。栅电极与沟道区叠置。
薄膜晶体管阵列面板相关制造方法

[发明专利]薄膜晶体管阵列面板及相关制造方法-CN201710790406.8有效
发明人：朴晙皙;林志勋;金宰范;林俊亨;孙暻锡 -专利权人：三星显示有限公司
申请日： 2017-09-05 - 公布日： 2022-08-23 - 主分类号： H01L29/786 文献下载
摘要：所述薄膜晶体管阵列面板包括晶体管，所述晶体管可以包括半导体、源电极、漏电极和栅电极。半导体可以包括第一掺杂区、第二掺杂区、源区、漏区和沟道区。沟道区设置在源区与漏区之间。第一掺杂区设置在沟道区与源区之间。第二掺杂区设置在沟道区与漏区之间。第一掺杂区的掺杂浓度低于源区的掺杂浓度。第二掺杂区的掺杂浓度低于漏区的掺杂浓度。源电极电连接到源区。漏电极电连接到漏区。栅电极与沟道区叠置。
薄膜晶体管阵列面板相关制造方法

[发明专利]LDMOS器件、LDMOS器件制造方法及芯片-CN202211205608.9有效
发明人：余山;赵东艳;陈燕宁;付振;刘芳;王帅鹏;王凯;吴波;邓永峰;刘倩倩;郁文;张同 -专利权人：北京芯可鉴科技有限公司;北京智芯微电子科技有限公司
申请日： 2022-09-30 - 公布日： 2023-01-17 - 主分类号： H01L29/78 文献下载
摘要：该LDMOS器件包括：半导体衬底以及形成在半导体衬底上的源极结构、栅极结构和漏极结构；半导体衬底内形成有漂移区和体区，栅极结构形成在源极结构和漏极结构之间；源极结构包括源极掺杂区和源极金属，源极掺杂区形成在体区内且距离半导体衬底上表面第一预设距离，源极金属与源极掺杂区相连；漏极结构包括漏极掺杂区和漏极金属，漏极掺杂区形成在漂移区内且距离半导体衬底上表面第一预设距离，漏极金属与漏极掺杂区相连；源极掺杂区与漏极掺杂区上方还形成有low‑K介质层，low‑K介质层环绕在源极金属和漏极金属的四周。
ldmos 器件制造方法芯片

[发明专利]半导体器件及其形成方法-CN201710223509.6有效
发明人：李勇 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2017-04-07 - 公布日： 2021-06-08 - 主分类号： H01L21/336 文献下载
摘要：一种半导体器件及其形成方法，其中方法包括：提供基底，所述基底上具有栅极结构；在栅极结构两侧的基底中分别形成源漏掺杂区，所述源漏掺杂区中具有源漏离子，所述源漏掺杂区的顶部表面呈凹陷状；对所述源漏掺杂区的顶部表面掺杂接触离子，在源漏掺杂区中的顶部区域形成接触掺杂区，所述接触离子的导电类型和所述源漏离子的导电类型相同。
半导体器件及其形成方法

[发明专利]自对准碰撞电离场效应晶体管-CN200780042618.2有效
发明人：吉尔贝托·库拉托拉;马克·范达尔;简·桑斯基 -专利权人： NXP股份有限公司
申请日： 2007-11-13 - 公布日： 2009-09-23 - 主分类号： H01L29/739 文献下载
摘要：以垂直地而非横向地布置在器件结构中的从栅极到源区/漏区中之一的偏移来形成碰撞电离MOSFET。该半导体器件包括：具有第一掺杂浓度的第一源/漏区；具有第二掺杂浓度并具有与第一源/漏区相反的掺杂类型的第二源/漏区，第一源/漏区与第二源/漏区被掺杂浓度小于第一掺杂浓度和第二掺杂浓度中任一个的中间区横向隔开；栅极，其与中间区电绝缘并被布置在中间区的上方，第一源/漏区和第二源/漏区与栅极横向对准；其中与中间区形成边界的第一源/漏区的整个部分与中间区的顶部在垂直方向上隔开。
对准碰撞电离场效应晶体管

[发明专利]半导体结构及其形成方法-CN201710372816.0在审
发明人：谢欣云 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2017-05-24 - 公布日： 2018-12-04 - 主分类号： H01L21/8238 文献下载
摘要：一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底内具有源漏掺杂区，所述基底和源漏掺杂区上具有介质层；去除源漏掺杂区上的部分介质层，形成介质开口，所述介质开口底部暴露出源漏掺杂区的顶部表面；去除介质开口底部部分源漏掺杂区，在源漏掺杂区内形成源漏开口；在源漏开口的侧壁和底部表面形成金属硅化物层。
源漏掺杂区基底半导体结构开口源漏开口介质层去除金属硅化物层半导体器件底部表面顶部表面接触电阻侧壁源漏掺杂暴露

[发明专利]沟渠式功率元件及其制造方法-CN201310244133.9有效
发明人：李柏贤 -专利权人：大中积体电路股份有限公司
申请日： 2013-06-19 - 公布日： 2017-10-24 - 主分类号： H01L29/423 文献下载
摘要：一种沟渠式功率元件及其制造方法，该沟渠式功率元件包括半导体层、沟渠式栅极结构、沟渠式源极结构、及接触塞。半导体层包含磊晶层、基体掺杂区、源极/漏极区、及接触掺杂区；其中，基体掺杂区抵接于磊晶层，源极/漏极区抵接于基体掺杂区，接触掺杂区抵接于基体掺杂区且位于源极/漏极区正投影于基体掺杂区的部位外侧。沟渠式栅极结构埋置于源极/漏极区与基体掺杂区并延伸埋设于磊晶层。沟渠式源极结构埋置于基体掺杂区并延伸埋设于磊晶层且抵接于接触掺杂区。接触塞抵接于源极/漏极区及接触掺杂区。藉此，源极/漏极区相对于接触塞的电位等同于基体掺杂区与沟渠式源极结构各相对于接触塞的电位。
沟渠功率元件及其制造方法

[发明专利]由掺杂的玻璃形成源/漏-CN96198466.X无效
发明人： S·E·汤普森;C·－H·詹;P·A·帕坎;T·哈尼;E·安迪德;F·K·莫哈达姆;M·T·波尔 -专利权人：英特尔公司
申请日： 1996-10-03 - 公布日： 1999-09-08 - 主分类号： H01L21/385 文献下载
摘要：一种制造源和漏区的工艺，该源和漏区包括与栅相邻的较轻掺杂的源和漏接点区和与栅隔开的较重掺杂的源和漏区的主要部分。玻璃(2%BSG)的第一层(16)可作为接点区的掺杂源，玻璃(6%BSG)的第二层(35)为更重掺杂的源和漏区的主要部分的掺杂源。在玻璃层之间形成间隔层(31)以限定接点区与源和漏区主要部分。
掺杂玻璃形成

[发明专利]NMOS晶体管及其形成方法-CN201310105937.0在审
发明人：魏琰 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2013-03-28 - 公布日： 2014-10-01 - 主分类号： H01L21/336 文献下载
摘要：一种NMOS晶体管及其形成方法，其中，NMOS晶体管包括：半导体衬底，所述半导体衬底上具有栅极结构；位于栅极结构的两侧侧壁的偏移侧墙；位于半导体衬底内的N型浅掺杂源/漏区；位于半导体衬底内的反型掺杂区，反型掺杂区掺杂类型为P型，反型掺杂区的深度小于N型浅掺杂源/漏区的深度，且被N型浅掺杂源/漏区包围；位于半导体衬底内的N型深掺杂源/漏区，N型深掺杂源/漏区的深度大于N型浅掺杂源/漏区的深度。反型掺杂区的存在改善了NMOS晶体管的热载流子注入效应。
nmos 晶体管及其形成方法

[发明专利]一种I型栅的MOS器件及其制备方法-CN202110437726.1有效
发明人：陈利 -专利权人：厦门芯一代集成电路有限公司
申请日： 2021-04-22 - 公布日： 2022-09-20 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种I型栅的MOS器件及其制备方法，其包括：N型衬底，P型阱区，N型轻掺杂区，P型重掺杂源/漏极区，N型重掺杂源/漏极区，高K绝缘区，栅极多晶硅区，栅极电极，第一源/漏极电极和第二源/漏极电极；其中N型衬底的中间设有I型栅结构，N型衬底的上表面和下表面都设有P型阱区，P型阱区是以N型衬底的中心线上下对称，P型阱区上都设有N型轻掺杂区，N型轻掺杂区上都设有N型重掺杂源/漏极区，N型重掺杂源/漏极区连接有P型重掺杂源/漏极区；I型栅结构包括高K绝缘区和栅极多晶硅区，高K绝缘区上设有栅极多晶硅区，所述栅极多晶硅区上设有栅极电极，N/P型重掺杂源/漏极区上设有源/漏极电极。
一种 mos 器件及其制备方法

[发明专利]一种冷源晶体管、其制作方法及集成电路-CN202210286284.X在审
发明人：侯朝昭;张强;李伟;许俊豪 -专利权人：华为技术有限公司
申请日： 2022-03-22 - 公布日： 2023-09-29 - 主分类号： H01L29/06 文献下载
摘要：本申请提供一种冷源晶体管、其制作方法及集成电路，包括：半导体衬底、源极、漏极以及栅极；半导体衬底具有源区、漏区及位于源区与漏区之间的沟道区，源极耦合于源区，漏极耦合于漏区，栅极设置于沟道区上；沟道区包括第一掺杂区及沟道，第一掺杂区在源区一侧，沟道在漏区一侧；源区包括第二掺杂区及导体区，导体区设置在第一掺杂区和第二掺杂区之间；漏区包括第三掺杂区；第一与第三掺杂区属同一掺杂类型，第二与第三掺杂区属不同的掺杂类型。本申请的冷源晶体管其栅极设置在沟道区上，当冷载流子越过肖特基势垒，从第一掺杂区进入沟道时，使得冷载流子不再受到被外部重新热化，因此可以降低由热化的冷载流子造成的漏电，从而降低亚阈值摆幅。
一种晶体管制作方法集成电路

[发明专利]FinFet器件的制造方法-CN201410199311.5有效
发明人：刘金彪;王垚;王桂磊;杨涛;刘青;李俊峰 -专利权人：中国科学院微电子研究所
申请日： 2014-05-12 - 公布日： 2018-03-13 - 主分类号： H01L21/336 文献下载
摘要：本发明提供了一种FinFet器件的制造方法，包括提供衬底；对衬底进行源漏掺杂；刻蚀掺杂后的衬底，以形成源区和漏区；在源区和漏区之间形成鳍沟道；在鳍沟道上形成栅极。本发明在衬底上进行完源漏掺杂之后，才进行鳍以及栅极的形成，使得源漏掺杂如同平面器件的掺杂，保证了源漏掺杂的质量，提高了FinFet器件的性能。
finfet 器件制造方法

[发明专利]半导体结构及其形成方法-CN201710160284.4有效
发明人：周飞 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2017-03-17 - 公布日： 2021-12-10 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底中形成轻掺杂区；形成轻掺杂区之后，在位于所述栅极结构两侧的基底中形成源漏重掺杂区，所述源漏重掺杂区的掺杂离子浓度大于所述轻掺杂区的掺杂离子浓度；形成所述源漏重掺杂区之后，在部分所述轻掺杂区中形成反型掺杂区，且所述反型掺杂区位于所述源漏重掺杂区与剩余轻掺杂区之间，所述反型掺杂区的掺杂离子类型与所述源漏重掺杂区的掺杂离子类型不同
半导体结构及其形成方法

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