专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]半导体装置、半导体模块以及电子电路-CN201410299803.1在审
  • 西脇达也 - 株式会社东芝
  • 2014-06-27 - 2015-07-22 - H01L27/02
  • 实施方式的半导体装置具备:第一半导体区域,设置于第一电极与第二电极之间;第二半导体区域,设置于第一半导体区域与第二电极之间;第三半导体区域,设置于第二半导体区域与第二电极之间;第三电极;第四半导体区域;第五半导体区域,设置于第四半导体区域与第二电极之间;第四电极;以及温度检测元件部,设置于第一半导体区域上,并且检测从位于第一电极与第二半导体区域之间的第一半导体区域、第二半导体区域以及所述第三半导体区域中的至少一个释放的热
  • 半导体装置模块以及电子电路
  • [发明专利]一种插口结构的半导体组件校准装置-CN201510630441.4在审
  • 陈聪 - 陈聪
  • 2015-09-29 - 2017-04-05 - H01R13/35
  • 一种插口结构的半导体组件校准装置,其特征在于所述的插口结构的半导体组件校准装置,包括半导体组件壳体(1),上部插接装置(2),结构对应的插孔半导体组件组件(3)和半导体半导体插针组件(4);其中一至六套插孔半导体组件组件(3)都能分别通过螺栓与半导体组件壳体(1)连接,半导体半导体插针组件(4)通过插针与插孔半导体组件组件(3)连接,上部插接装置(2)通过螺栓与半导体组件壳体(1)连接。本发明所述的插口结构的半导体组件校准装置,可以实现一套壳体内可分别安装多套不同插口结构的半导体组件,满足不同场合需要,降低设备的成本,应用范围广。
  • 一种插口结构半导体组件校准装置
  • [发明专利]半导体装置及半导体装置的制造方法-CN200710007704.1无效
  • 冈秀明;金本启 - 精工爱普生株式会社
  • 2007-01-29 - 2007-08-08 - H01L27/12
  • 本发明提供一种半导体装置。该半导体装置包括:半导体层(60),在将半导体基板(10)蚀刻到规定深度而得到的第一区域,通过外延生长而形成,该半导体层距半导体基板(10)底面的高度与半导体基板(10)表面的高度实质相同;嵌入绝缘层(240),嵌入到半导体基板(10)与半导体层(60)之间;和元件分离体,在水平面内,对半导体层(60)内的各元件区域间以及半导体层(60)与半导体基板(10)之间进行元件分离。因此,可以得到一种在混载有SOI结构与体结构的半导体基板上形成的半导体装置,而不会增大芯片尺寸。
  • 半导体装置制造方法
  • [发明专利]半导体装置-CN200710097085.X无效
  • 福井靖树 - 夏普株式会社
  • 2007-04-17 - 2007-10-24 - H01L25/00
  • 本发明提供一种半导体装置(1)。该半导体装置(1)具有:第1半导体芯片(2);第2半导体芯片(3);以及被第1半导体芯片(2)和第2半导体芯片(3)夹持并且粘合第1半导体芯片(2)的粘合层(5),其中,第2半导体芯片(3)层叠在第1半导体芯片(2)上使得第2半导体芯片(3)的一部分突出于第1半导体芯片(2)的外缘之外,在这种结构中,上述粘合层5粘合第1半导体芯片(2),而不接触第1半导体芯片(2)的上述外缘部分。因此,能够提供一种高可靠性(耐久性)的层叠结构的半导体装置。
  • 半导体装置
  • [实用新型]一种半导体检测电路-CN202321238394.5有效
  • 雷育楷;文辉清 - 西交利物浦大学
  • 2023-05-22 - 2023-10-17 - G01R31/26
  • 本实用新型公开了一种半导体检测电路,包括:待测半导体、测试端、半导体控制模块和散热模块;所述待测半导体接入第一脉冲信号,所述待测半导体根据所述第一脉冲信号输出电能;所述半导体控制模块的输出端连接所述待测半导体,所述半导体控制模块用于输出电信号并控制所述待测半导体处于测试状态;所述测试端连接所述待测半导体,所述测试端用于检测所述待测半导体的电参数;所述散热模块与所述待测半导体连接,所述散热模块用于对所述待测半导体产生的热量进行散热本实用新型可以降低半导体的自热效应。
  • 一种半导体检测电路
  • [发明专利]半导体装置及其制造方法-CN201410051942.2在审
  • 吉冈启;杉山亨;齐藤泰伸;津田邦男 - 株式会社东芝
  • 2014-02-14 - 2015-03-18 - H01L29/41
  • 本发明为半导体装置及其制造方法。半导体装置具备:n型第一GaN系半导体层;p型第二GaN系半导体层,位于第一GaN系半导体层上,具有第一GaN系半导体层侧的低杂质浓度区域和第一GaN系半导体层相反侧的高杂质浓度区域;n型第三GaN系半导体层,位于第二GaN系半导体层的与第一GaN系半导体层相反的一侧;栅电极,一端位于第三GaN系半导体层或第三GaN系半导体层上方,另一端位于第一GaN系半导体层,经由栅极绝缘膜与第三GaN系半导体层、低杂质浓度区域及第一GaN系半导体层相邻;第三GaN系半导体层上的第一电极;高杂质浓度区域上的第二电极;第一GaN系半导体层的与第二GaN系半导体层相反侧的第三电极。
  • 半导体装置及其制造方法
  • [发明专利]半导体装置-CN201510092967.1在审
  • 松下宪一 - 株式会社东芝
  • 2015-03-02 - 2016-01-27 - H01L29/868
  • 本发明的实施方式提供一种可抑制电流及电压的振荡的半导体装置。实施方式的半导体装置包含:半导体衬底,包含第1面、及与第1面对向的第2面;第一p型半导体区域,选择性地设置在第1面侧;第一n型半导体区域,设置在第2面侧;第二n型半导体区域,设置在第一p型半导体区域与第一n型半导体区域之间,且n型杂质浓度比第一n型半导体区域低;第三n型半导体区域,设置在第一p型半导体区域与第二n型半导体区域之间,且n型杂质浓度比第二n型半导体区域低;第四n型半导体区域,设置在第一n型半导体区域与第二n型半导体区域之间,n型杂质浓度比第二n型半导体区域低,且载流子寿命比第三n型半导体区域长;阳极电极;及阴极电极。
  • 半导体装置
  • [发明专利]半导体装置-CN201910022530.9在审
  • 末代知子;岩鍜治阳子;诹访刚史 - 株式会社东芝;东芝电子元件及存储装置株式会社
  • 2019-01-10 - 2020-03-27 - H01L29/739
  • 半导体装置具备:半导体部,包括第一导电型的第一半导体层;第一电极,设在半导体部表面上;第二电极,设在半导体部背面上;多个控制电极,设在半导体部中,在从第一电极朝第二电极的方向上延伸;及绝缘膜,使多个控制电极与半导体部电绝缘;半导体部包括:第二导电型的第二半导体层,位于邻接的两个控制电极间,且设在第一电极与第一半导体层之间;第一导电型的第三半导体层,设在第一电极与第二半导体层之间;第二导电型的第四半导体层,设在邻接的另外两个控制电极间,且设在第一电极与第一半导体层间;第二导电型的第五半导体层,设在第一电极与第四半导体层之间;及第六半导体层,设在第四与第五半导体层之间,包含第一导电型杂质。
  • 半导体装置
  • [发明专利]半导体装置-CN202010607336.X在审
  • 末代知子;系数裕子;河村圭子;岩鍜治阳子;布施香织 - 株式会社东芝;东芝电子元件及存储装置株式会社
  • 2020-06-29 - 2021-10-12 - H01L29/06
  • 实施方式提供一种能够有效地降低恢复损耗的半导体装置,其具备半导体部、设于半导体部的背面上的第一电极、以及设于半导体部的表面上第二电极。半导体部包括第一导电型的第一半导体层、第二导电型的第二半导体层、以及第二导电型的第三半导体层。第一半导体层在第一电极与第二电极之间延伸,第二半导体层设于第一半导体层与第二电极之间。第三半导体层设于第二半导体层与第二电极之间,包含浓度比第二半导体层的第二导电型杂质的浓度高的第二导电型杂质。第二电极从半导体部的表面延伸到第二半导体层中,并包含与第二半导体层相接的埋入接触部、以及与第三半导体层相接的表面接触部。
  • 半导体装置
  • [发明专利]半导体结构及其制备方法-CN202111316238.1在审
  • 胡思平 - 长江存储科技有限责任公司
  • 2021-11-08 - 2022-03-04 - H01L27/115
  • 本发明提供了一种半导体结构及其制备方法,用于降低半导体结构的设计难度及制备成本。半导体结构包括多个半导体器件。半导体器件包括衬底和参考图形。相邻两个半导体器件中,位于下层的为第一半导体器件,位于上层的为第二半导体器件。第二半导体器件的衬底中至少与第一半导体器件的参考图形相对应的部分的透光率,小于或等于预设透光率。预设透光率为在从第二半导体器件远离第一半导体器件一侧无法识别第一半导体器件的参考图形的情况下,第二半导体器件的衬底中与第一半导体器件的参考图形相对应的部分的最大透光率。第二半导体器件的参考图形和第一半导体器件的参考图形的正投影至少部分重合。上述半导体结构用于实现数据的读取和写入操作。
  • 半导体结构及其制备方法
  • [发明专利]包括层叠的半导体芯片的半导体封装-CN202210942271.3在审
  • 李钟周;金庆民 - 爱思开海力士有限公司
  • 2022-08-08 - 2023-05-09 - H10B80/00
  • 本公开涉及包括层叠的半导体芯片的半导体封装。一种半导体封装可包括:基板,其具有在同一平面上的第一侧和第二侧;第一半导体芯片,其设置在基板的第二侧上方;第一一侧第三半导体芯片层叠物,其设置在基板的第一侧上方并且与第一半导体芯片间隔开;第二半导体芯片层叠物,其设置在第一半导体芯片和第一一侧第三半导体芯片层叠物上方,该第二半导体芯片层叠物包括一个或更多个第二半导体芯片;以及第二一侧第三半导体芯片层叠物,其设置在第二半导体芯片层叠物上方,其中,各个第三半导体芯片层叠物包括偏移层叠的多个第三半导体芯片,多个第三半导体芯片随着第三半导体芯片更远离基板而朝着第一侧偏移,各个第三半导体芯片层叠物电连接到基板。
  • 包括层叠半导体芯片封装
  • [发明专利]包括层叠的半导体芯片的半导体封装件-CN202210316873.8在审
  • 徐铉哲 - 爱思开海力士有限公司
  • 2022-03-29 - 2023-03-03 - H01L23/48
  • 本申请涉及包括层叠的半导体芯片的半导体封装件。一种半导体封装件包括:基板;第一半导体芯片,其位于基板上方并且电连接到基板;第二半导体芯片层叠物,其位于第一半导体芯片上方并包括在电连接到第一半导体芯片的同时在垂直方向上层叠的多个第二半导体芯片;以及虚设的第三半导体芯片,其位于第二半导体芯片层叠物上方,其中,第三接合结构的第三高度大于第二接合结构的第二高度,第三接合结构将第三半导体芯片联接到第二半导体芯片当中的最上的第二半导体芯片,第二接合结构将第二半导体芯片当中的一个第二半导体芯片联接到第二半导体芯片当中直接位于其下方的另一第二半导体芯片或者直接位于其下方的第一半导体芯片
  • 包括层叠半导体芯片封装
  • [发明专利]半导体器件以及半导体器件的制造方法-CN202310681287.8在审
  • 刘阳;杜子明;杜卫星 - 英诺赛科(珠海)科技有限公司
  • 2023-06-08 - 2023-10-20 - H01L29/06
  • 本发明提供一种半导体器件以及半导体器件的制造方法,半导体器件的制造方法包括:形成半导体衬底;在所述半导体衬底上形成第一氮化物半导体层;在所述第一氮化物半导体层上形成第二氮化物半导体层;在所述第二氮化物半导体层上形成第三氮化物半导体层;在所述第三氮化物半导体层上形成栅极电极;在所述第二氮化物半导体层上第一次形成第四氮化物半导体层,第一次形成的第四氮化物半导体层覆盖所述第三氮化物半导体层和所述栅极电极;在第一次形成的第四氮化物半导体层上第二次形成第四氮化物半导体层;在所述第二氮化物半导体层上形成源极电极和漏极电极,能够提高VT/Rsh/IGSS等性能参数的精确度。
  • 半导体器件以及制造方法
  • [发明专利]直接型电子探测器-CN202210411536.7在审
  • 胡立磊;张力;陈昌;任嘉莹;罗浒;张旭 - 上海新微技术研发中心有限公司;上海精测半导体技术有限公司
  • 2022-04-19 - 2023-10-27 - H01L27/146
  • 本发明提供一种直接型电子探测器,包括:半导体叠层结构及外围信号测量电路;半导体叠层结构由下向上包括:半导体基底、U型截面的半导体电阻层、第一半导体层、第二半导体层、绝缘层、金属层、本征层及第三半导体层;第一半导体层形成于电阻层的凹槽中,第二半导体层形成于第一半导体层上,绝缘层形成于第二半导体层外侧,金属层形成于绝缘层外侧;电阻层及第一半导体层为第一掺杂类型,第二半导体层及第三半导体层为第二掺杂类型,第三半导体层及本征层形成电子吸收区,第一半导体层及第二半导体层形成雪崩区;外围信号测量电路包括计数器;半导体叠层结构与外围信号测量电路电连接。
  • 直接电子探测器

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