[发明专利]一种延时电路单元有效
| 申请号： | 201911214623.8 | 申请日： | 2019-12-02 |
| 公开（公告）号： | CN110798184B | 公开（公告）日： | 2023-02-10 |
| 发明（设计）人： | 贾晨;王自强;张春;权磊;尹勇生;王志华 | 申请（专利权）人： | 深圳清华大学研究院 |
| 主分类号： | H03K5/134 | 分类号： | H03K5/134 |
| 代理公司： | 安徽省合肥新安专利代理有限责任公司 34101 | 代理人： | 陆丽莉;何梅生 |
| 地址： | 518057 广东*** | 国省代码： | 广东;44 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明公开了一种延时电路单元，包括：六个PMOS管、七个NMOS管以及上升沿检测电路与下降沿检测电路；通过在传统的延时电路单元的基础上，增加延时补偿电路，从而构成与工艺角弱相关的延时电路单元。本发明能抵消由于不同工艺角而造成延时差异，满足系统对于延时电路的要求，能够增加电路设计的裕量，从而提高产品良率。 | ||
| 搜索关键词： | 一种 延时 电路 单元 | ||
【主权项】：
1.一种延时电路单元，其特征包括：六个PMOS管、七个NMOS管和信号沿检测模块；/n所述六个PMOS管依次为：第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5与第六PMOS管PM6；/n所述七个NMOS管依次为：第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6与第七NMOS管NM7；/n所述信号沿检测模块包括：上升沿检测电路与下降沿检测电路；/n所述第一PMOS管PM1的源极与电源电压VDD相连，所述第一PMOS管PM1的漏极和第一NMOS管NM1的漏极共同相连到节点A，所述第一NMOS管NM1的源极与地电压VSS相连，从而构成第一反相器电路，并作为延时电路单元的一级延时；/n所述第三PMOS管PM3的源极与所述电源电压VDD相连，所述第三PMOS管PM3的栅极与所述地VSS相连，所述第三PMOS管PM3的漏极与第四PMOS管PM4的源极以及第五PMOS管PM5的栅极共同连接于节点B；/n所述第四PMOS管PM4的漏极与第六NMOS管NM6的漏极相连，所述第四PMOS管PM4的栅极与第六NMOS管NM6的栅极以及所述上升沿检测电路的输出端共同连接于节点节点R；/n所述第六NMOS管NM6的源极与所述地VSS相连；所述第五PMOS管PM5的源极与所述电源VDD相连，第五PMOS管PM5的漏极与所述一级延时的输出端共同连接于节点A；/n以所述第三PMOS管PM3、第四PMOS管PM4与第五PMOS管PM5，第六NMOS管NM6以及所述上升沿检测电路共同构成上升沿延时补偿电路；/n所述第三NMOS管NM3的源极与所述地VSS相连，所述第三NMOS管NM3的栅极与所述电源VDD相连，所述第三NMOS管NM3的漏极分别与第四NMOS管NM4的源极和第五NMOS管NM5的栅极共同连接于节点C；/n所述第四NMOS管NM4的漏极与所述第六PMOS管PM6的漏极相连，所述第四NMOS管NM4的栅极分别与所述第六PMOS管PM6的栅极，所述下降沿检测电路的输出端共同连接于节点F；/n所述第六PMOS管PM6的源极与所述电源VDD相连；所述第五NMOS管NM5的源极与所述电地VSS相连，所述第五NMOS管NM5的漏极与所述一级延时的输出端共同连接于节点A；/n以所述第三NMOS管NM3、第四NMOS管NM4与第五NMOS管NM5，第六PMOS管PM6以及所述下降沿检测电路共同构成下降沿延时补偿电路；/n所述第七NMOS管NM7的源极和漏极相连后接地所述电压VSS，所述第七NMOS管NM7的栅极接所述节点A，以所述第七NMOS管NM7的源极和漏极相连后所形成的电容作为节点A的负载电容；/n所述第二PMOS管PM2的源极与所述电源电压VDD相连，所述第二PMOS管PM2的漏极和第二NMOS管NM2的漏极共同相连到OUT点，所述第二NMOS管NM2的源极与地电压VSS相连，从而构成第二反相器电路，并作为延时电路单元的输出级电路。/n
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于深圳清华大学研究院，未经深圳清华大学研究院许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201911214623.8/，转载请声明来源钻瓜专利网。
- 上一篇：一种脉冲信号输出装置及其方法
- 下一篇：比较装置、模数转换器及电子设备
- 同类专利
- 一种延迟链电路及电子设备-202310421725.7
- 陆颢瓒;武鹏;宣学雷 - 深圳市紫光同创电子有限公司
- 2023-04-19 - 2023-08-22 - H03K5/134
- 本申请提供一种延迟链电路及电子设备，延迟链电路包括延迟支路、反相处理支路和毛刺消除支路；延迟支路接收输入信号得到第一延迟信号和第二延迟信号；反相处理支路接收第一延迟信号得到第三延时信号，以及接收第二延迟信号得到第四延迟信号；毛刺消除支路对第三延迟信号和第四延迟信号进行合并得到合并后的信号，对合并后的信号进行反相处理后得到输出信号；当需要调整延迟链时，调整第一延迟信号和第二延迟信号中任意一个的延迟量，使毛刺仅出现在第一延迟信号上或仅出现在第二延迟信号上，通过对第三延迟信号和第四延迟信号合并使毛刺消除，从而实现在不中断输入信号的背景下动态调整延迟链的延迟，实现无毛刺切换延迟链。
- 可配置延迟电路及延时配置方法-202011405325.X
- 肖立伊;李杰;李林哲;李洪辰 - 哈尔滨工业大学
- 2020-12-04 - 2023-08-18 - H03K5/134
- 一种可配置延迟电路及延时配置方法，属于集成电路信号延迟技术领域。本发明针对现有采用反相器单元检测或过滤SET脉冲时，标准反相器单元提供的延迟时间很难满足SET脉冲宽度检测需求的问题。可配置延迟电路包括主体电路、上拉网络单元和下拉网络单元，其中主体电路包括反相器I1、反相器I2、四个NMOS晶体管N1、N2、N3、N4和四个PMOS晶体管P1、P2、P3、P4；主体电路可提供百皮秒量级的输出延迟，并且在此基础上输出延迟可以通过上拉网络单元和下拉网络单元配置的控制端进一步调整，一方面可以更好地满足设计需求，另一方面能够通过实时调整电路的延迟，应对因工艺偏差以及温度和电源电压波动引起的延迟变化。本发明的延时时间能够满足SET脉冲宽度检测需求。
- 基于延时信号的AI处理器的处理单元及累积单元-202010528674.4
- 李磊;周婉婷;胡剑浩 - 电子科技大学
- 2020-06-11 - 2023-06-30 - H03K5/134
- 本发明公开了一种基于延时信号的AI处理器的处理单元及累积单元，该处理单元包括延迟单元、及与延迟单元连接的第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管，第一MOS管和第二MOS管的漏极均与输入Vin_A连接，第三MOS管和第四MOS管的漏极均与输入Vin_B连接，第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管和第六MOS管的栅极均与输入w连接，第七MOS管、第八MOS管、第九MOS管和第十MOS管的栅极与输入x′连接。本发明通过延迟累积代替通常的数字累积，大大降低了运算的复杂度，以及硬件开销和功耗，并且提高了运算可靠性。
- 设计集成电路装置的系统、集成电路装置及其操作方法-202310151797.4
- 林钲祐;简永溱;高嘉鸿;高章瑞;庄惠中 - 台湾积体电路制造股份有限公司
- 2023-02-22 - 2023-06-16 - H03K5/134
- 一种集成电路(integrated circuit，IC)装置，包含一主闩锁电路，具有一第一时脉输入与一数据输出、一副闩锁电路，具有一第二时脉输入与一数据输入，电性耦接至该主闩锁电路的该数据输出、以及一时脉电路。该时脉电路通过一第一电连接电性耦接至该第一时脉输入，该第一电连接用以具有一第一时间延迟，该第一时间延迟介于该时脉线路与该第一时脉输入之间。该时脉电路通过一第二电连接电性耦接至该第二时脉输入，该第二电连接用以具有一第二时间延迟，该第二时间延迟介于该时脉电路与该第二时脉输入之间。该第一时间延迟长于该第二时间延迟。
- 延时电路-202111305915.X
- 张立军 - 希姆通信息技术（上海）有限公司
- 2021-11-05 - 2023-05-09 - H03K5/134
- 本发明涉及一种延时电路，接入信号输入端和信号输出端之间以控制信号延时，所述延时电路包括：PMOS管，具有栅极、源极以及漏极，所述源极与所述信号输入端连接，所述漏极与所述信号输出端连接；与所述栅极连接的电容，所述电容的另一端与一供电电压端连接，通过所述电容控制所述PMOS管的导通时间从而实现控制信号延时。本发明的延时电路具有成本低，电路简单的特点，且其对信号的影响小，本发明的延时电路将电容连接在PMOS管与供电电压端之间，未将电容接入到信号输入端和信号输出端之间，从而避免了对信号质量产生影响，本发明的延时电路尤其适用于对控制信号的延时控制。
- 时钟产生电路-202111300773.8
- 许灵达;周泉;薛柏林;陈斌;田康迪;李增 - 上海复旦微电子集团股份有限公司
- 2021-11-04 - 2023-05-05 - H03K5/134
- 本发明公开时钟产生电路，包括：偏置电压模块、相位延迟模块和相位组合逻辑模块；其中，相位延迟模块包括相位延迟单元，相位延迟单元包括：充放电电流镜，用于输出相位延迟信号；状态管理单元，用于在相位延迟单元非使能状态下将充放电电流镜的输出节点的状态清零。利用本发明提供的时钟产生电路，可以减小电源电压和低压下工艺角的变化对时钟延迟时间的影响，能够工作在超低压应用中。
- 一种抗干扰能力强的PWM波自适应延迟电路-202310129697.1
- 王兴;李现坤 - 中国电子科技集团公司第五十八研究所
- 2023-02-17 - 2023-04-21 - H03K5/134
- 本发明公开一种抗干扰能力强的PWM波自适应延迟电路，属于半导体集成电路领域，包括采样电路、滤波电路、比较器电路和逻辑控制电路。采样电路采样电流信号，并把电流信号转化为电压信号；滤波电路对干扰信号进行滤波；比较器电路用于滤波后的电压信号对设置参考电压的比较；逻辑控制电路对延迟电压信号、3.5V电压信号、2.5V电压信号和CLK电压信号的逻辑运算。本发明以一种简单实用的结构实现了驱动模块上下功率管导通死区时间的设置；电路简单，抗干扰能力强、自适应能力强、使上下功率管导通死区时间设置灵活并且应用范围广，可用于半桥、H桥、三相全桥的所有驱动模块上下功率管导通死区时间的设置。
- 时脉缓冲电路及其方法-201810098089.8
- 林嘉亮 - 瑞昱半导体股份有限公司
- 2018-01-31 - 2023-03-21 - H03K5/134
- 一种时脉缓冲电路包含第一反相器、第二反相器、第一电阻与第二电阻。第一反相器接收第一时脉信号并输出第二时脉信号。第一反相器的输入脚位与输出脚位分别接收第一时脉信号及输出第二时脉信号。第一反相器的电源脚位与接地脚位分别连接至第一来源节点与第二来源节点。第二反相器接收第二时脉信号并输出第三时脉信号。第二反相器的输入脚位与输出脚位分别接收第二时脉信号及输出第三时脉信号。第二反相器的电源脚位与接地脚位分别连接至第一来源节点与第二来源节点。第一电阻连接第一直流电压至第一来源节点。第二电阻连接第二直流电压至第二来源节点。
- 触发器电路-202211678529.X
- 连月强 - 瀚博半导体（上海）有限公司
- 2022-12-27 - 2023-03-21 - H03K5/134
- 本申请提供一种触发器电路，包括触发器单元和延时单元。触发器单元包括触发器数据输入端、触发器扫描输入端、触发器扫描使能端以及触发器时钟输入端。延时单元包括延时电路、延时扫描使能端、延时扫描输入端，延时时钟输入端。触发器扫描输入端和触发器时钟输入端分别与延时电路的输出端连接。当扫描使能信号有效时，扫描信号通过延时扫描输入端、延时电路以及触发器扫描输入端进入触发器单元，当扫描使能信号无效时，时钟信号经延时时钟输入端、延时电路以及触发器时钟输入端进入触发器单元。本申请的触发器电路能够使在功能模式下的建立时间约束条件和在扫描模式下的保持时间约束条件更容易得到满足，从而提高了集成电路的设计裕量。
- 延迟电路以及具备延迟电路的电子系统-201910487299.0
- 王正香;张文龙;王海涛 - 雅特力科技（重庆）有限公司
- 2019-06-05 - 2023-02-03 - H03K5/134
- 本发明公开了一种延迟电路以及具备延迟电路的电子系统，延迟电路可包含输入端子、输出端子、偏置电流产生器以及延迟产生器。偏置电流产生器耦接在第一参考电压与第二参考电压之间，且用来产生偏置电流。延迟产生器耦接在第一参考电压与第二参考电压之间，且用来依据偏置电流产生延迟信号相对于输入信号的延迟。偏置电流产生器包含电流镜、电流模块以及晶体管。延迟产生器包含第一电流镜子电路、第二电流镜子电路、晶体管、电容器、开关电路以及施密特反相器，其中输出端子耦接至施密特反相器以输出延迟信号。相较于传统的延迟电路，本发明的延迟电路具有更低功耗及在工艺、电压和温度上的更高精度。
- 一种用于高速低抖动DLL的可编程延时线电路-202211216745.2
- 霍淼;张雷;初飞;王宗民;张铁良;王金豪;侯贺刚;任艳 - 北京时代民芯科技有限公司;北京微电子技术研究所
- 2022-09-30 - 2023-01-31 - H03K5/134
- 本发明涉及一种用于高速低抖动DLL的可编程延时线电路，包括可变延时线电路、逻辑控制电路和时钟驱动电路。可变延时线电路可通过调节延时线长度，灵活改变输入时钟的传输延时；同时，可变延时线电路可通过改变单级延时偏置电压，进而精细改变输入时钟的传输延时；逻辑控制电路将外部输入编程码译码为延时线长度控制信号；时钟驱动电路能够将时钟恢复为满幅度的方波时钟信号，并校正时钟信号的占空比和交叉点以供后级电路使用。本发明能够精确且灵活实现高速低抖动差分时钟延时调整，通过增加延时链长度，进而单级延时单元的延时精度不断提高，能够满足高速低抖动DLL对可变延时线宽延时调节范围和高延时调节精度的要求。
- 延迟装置及传输延迟的控制方法-202110726686.2
- 许文林;江立新 - 澜起电子科技（昆山）有限公司
- 2021-06-29 - 2022-12-30 - H03K5/134
- 本发明提供一种延迟装置及传输延迟的控制方法，具有温度补偿的能力。延迟装置包括第一电流源、第二电流源、第一电阻以及延迟调整电路。第一电流源用以提供具有常温度系数的第一电流。第二电流源与所述第一电流源并联，用以提供具有负温度系数的第二电流。第一电阻的第一端耦接第一电流源以及第二电流源。第一电阻的第二端耦接至参考接地端。第一电阻根据第一电流以及第二电流在第一电阻的第一端上产生控制电压。延迟调整电路耦接传输线。延迟调整电路根据控制电压决定传输线的信号传输延迟。
- 振荡电路和存储器-202211295141.1
- 黄克琴;冀康灵 - 长鑫存储技术有限公司
- 2022-10-21 - 2022-12-30 - H03K5/134
- 本公开实施例提供一种振荡电路和存储器，其中，所述振荡电路包括：第一缓冲电路、第一延迟电路、第二延迟电路和第二缓冲电路；其中：所述第一延迟电路的延迟时间随温度和/或晶体管工艺角变化而变化，所述第二延迟电路的延迟时间与温度和晶体管工艺角无关；所述第一缓冲电路，用于基于使能信号，将接收的第一时钟信号传输给所述第一延迟电路或所述第二延迟电路；所述第一延迟电路或所述第二延迟电路，用于对所述第一时钟信号进行延迟，得到第一输出信号，并将所述第一输出信号传输给所述第二缓冲电路；所述第二缓冲电路，用于将所述第一输出信号作为所述第一时钟信号传输给所述第一缓冲电路。
- 延时调制电路、方法、芯片及服务器-202110595214.8
- 闫浩;赵安;王磊 - 北京比特大陆科技有限公司
- 2021-05-28 - 2022-11-29 - H03K5/134
- 本发明公开了一种延时调制电路、方法、芯片及服务器，延时调制电路包括：延时电路，用于输出经过延时处理的第一脉冲信号；延时参照单元，用于根据时钟信号输出对应的第二脉冲信号；比较信号生成单元，用于根据第一脉冲信号和第二脉冲信号，输出对应的比较信号；及控制模组，用于根据比较信号生成对应的控制信号，以根据控制信号调整延时电路进行延时处理的延时时间。通过比较信号表示第一脉冲信号和第二脉冲信号之间的偏差，以生成对应的控制信号，根据控制信号调整延时电路的当前延时时间，以减小当前延时时间与预设延时时间之间的差距，进而避免了延时电路产生的第一脉冲信号的占空比失真的情况，保证了第一脉冲信号的准确性。
- 延时链控制电路-202210974803.1
- 石欢 - 锐掣（杭州）科技有限公司
- 2022-08-15 - 2022-11-18 - H03K5/134
- 本申请涉及数字电路技术领域，提供一种延时链控制电路，该延时链控制电路包括细调延时模块、粗调单元、温度计译码模块和二路选择器；细调延时模块包括至少一个细调单元；温度计译码模块用于获取业务场景需求，并基于业务场景需求控制选取细调单元的数量；粗调单元与细调延时模块的输入端连接，用于对输入信号进行第一次延时；细调延时模块的输出端与二路选择器连接，用于基于确定数量的细调单元对输入信号进行第二次延时；二路选择器用于基于业务场景需求确定经过第二次延时的输入信号是否还需继续延时，以满足业务场景需求。这样，本申请提供的延时链控制电路，可以在不同业务需求下进行时延调整，且具有均匀性，可以进行精确的延时调整。
- 以互斥或门为基础的非重叠时钟产生器-202110800859.0
- 萧文佑;李炳成 - 原相科技股份有限公司
- 2021-07-15 - 2022-10-11 - H03K5/134
- 一种以互斥或门为基础的非重叠时钟产生器。非重叠时钟产生器根据一输入时钟信号产生互为非重叠的一同相输出时钟信号及一反相输出时钟信号，该非重叠时钟产生器包括彼此交叉耦接的第一互斥或门、第二互斥或门、第一负载晶体管与第二负载晶体管，非重叠时钟产生器还包括第一延迟电路和第二延迟电路，分别耦接于同相输出时钟信号与第一负载晶体管的控制端之间和反相输出时钟信号与第二负载晶体管的控制端之间。每一互斥或门包括至少一通路晶体管逻辑以实现互斥或逻辑，该至少一通路晶体管逻辑耦接于该第一控制电压。该同相输出时钟信号与该反相输出时钟信号之间的一非重叠时段根据该第一控制电压及/或第一延迟电路与第二延迟电路的延迟时段而决定。
- 一种应用于无源被动电压混频器的时钟缓冲器的电路-202210748495.0
- 蒋明澔 - 奉加微电子（昆山）有限公司;高澈科技（上海）有限公司
- 2022-06-29 - 2022-09-30 - H03K5/134
- 本发明属于无线收发机中的无源被动混频器，尤其涉及一种应用于无源被动电压混频器的时钟缓冲器的电路，第三电容C3和第五电容C5，第二电容C2和第六电容C6作为电容分压器，进行信号分压处理，配合第一电压偏置VB1、第二电压偏置VB2、第三电压偏置VB3和第四电压偏置VB4，使得第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4处于良好的工作区间。第一晶体管M1和第二晶体管M2或第三晶体管M3和第四晶体管M4形成了双栅，共源共栅的形式，使第二晶体管M2保护第一晶体管M1，第三晶体管M3保护第四晶体管M4。在可靠安全的前提下，合理提高时钟的摆幅，使得混频器开关性能进一步获得提高。
- 一种斩波时序电路-201910383757.6
- 曹骁飞 - 思瑞浦微电子科技（苏州）股份有限公司
- 2019-05-08 - 2022-08-05 - H03K5/134
- 本发明揭示了一种斩波时序电路，由离散时间的开关S1、S2、S1d、S2d、CHOP_S1、CHOP_S2，电容C1、C2和OTA电路相接构成，其特征在于OTA电路内设有成对的PMOS管、NMOS管及共模反馈时钟的开关S1P、S2P，电容C3、C4，其中开关S1P的时间序列主体与开关S1、S1d的时间序列一致，开关S2P的时间序列主体与开关S2、S2d的时间序列一致，且开关S1P、S2P在开关CHOP_S1、CHOP_S2的跳转时刻保持状态，在开关CHOP_S1、CHOP_S2的跳转完成后的下一个时序周期对应跟随开关S1、S2。应用本发明的斩波时序电路设计，消除了开关电容共模反馈引起的电荷注入误差，减小了对OTA电路带宽的要求和整体功耗，同时减小了OTA电路在斩波时的建立时间。
- 一种延迟电路和半导体存储器-202210220799.X
- 陈啸宸 - 长鑫存储技术有限公司
- 2022-03-08 - 2022-06-24 - H03K5/134
- 本公开实施例提供了一种延迟电路和半导体存储器，该延迟电路包括至少一个第一延迟单元和至少一个第二延迟单元；第一延迟单元与第二延迟单元交错设置，且第二延迟单元用于接收第一延迟单元的输出信号；位于延迟电路首位的第一延迟单元或第二延迟单元的输入端用于接收初始输入信号，位于延迟电路末位的第一延迟单元或第二延迟单元用于输出延时后的初始输入信号。这样，通过多个延迟单元组合实现输入信号上升沿或者输入信号下降沿的延时，延时结果仅由输入信号的单个信号沿和延迟单元的延迟能力决定，不受输入信号的脉冲宽度影响，从而避免延时失败的情况，提高延时可靠性。
- 精细延迟单元和具有精细延迟单元的延迟电路-202110399648.0
- 李承龙 - 爱思开海力士有限公司
- 2021-04-14 - 2022-05-31 - H03K5/134
- 本公开涉及精细延迟单元和具有精细延迟单元的延迟电路。延迟单元包括：串联耦接在输入端子和输出端子之间的第一和第二延迟元件；以及开关，开关具有耦接到第一和第二延迟元件的公共节点的一个端子和浮置的另一个端子，并根据延迟控制信号来导通。
- 一种时钟信号延时电路-202210127556.1
- 何力;杨奕 - 山东兆通微电子有限公司
- 2022-02-11 - 2022-05-17 - H03K5/134
- 本发明公开了一种时钟信号延时电路，在预设时钟信号的相位相较于初始时钟信号的相位的实际延时度数小于预设延时度数时，延时调控模块输出的驱动电压逐渐减小，使得缓冲器的延时作用逐渐增强，进而使得实际延时度数逐渐接近预设延时度数，当实际延时度数为预设延时度数时，延时调控模块输出的驱动电压停止变化。此时，各个缓冲器的输出端输出的时钟信号相较于初始时钟信号的延时度数与预设延时度数之间的数量关系是确定的。本发明能够将初始时钟信号进行延时生成延时时钟信号且不需要使用频率高于延时时钟信号的其他信号，易于实现。
- 半导体装置、延迟电路和相关方法-201880095746.1
- 黄志琪;赤松宏 - 美光科技公司
- 2018-08-01 - 2022-05-17 - H03K5/134
- 用于在有源模式期间从施加到半导体装置的RC延迟电路的输入信号生成延迟的输出信号的方法和设备。所述RC延迟电路配置为在备用模式期间响应于复位信号而在节点上上拉电压电平。
- 短脉冲产生电路-201810818248.7
- 王又朗;陈信禄;潘俊宏 - 虹光精密工业股份有限公司
- 2018-07-24 - 2022-05-03 - H03K5/134
- 本发明涉及一种短脉冲产生电路，包含：脉冲产生电路、控制作动电路以及控制延迟电路。脉冲产生电路电性耦接在开关，开关耦接至电源，当电源导通时，电源使脉冲产生电路产生长时间脉冲。控制作动电路电性耦接在电源及脉冲产生电路，当电源导通时，控制作动电路使脉冲产生电路输出的电压准位为固定值。控制延迟电路电性耦接在脉冲产生电路，当开关导通时，电源使控制延迟电路改变脉冲产生电路的电压准位，以产生短脉冲输出。
- 可调电容电路和延时调节电路-202111565658.3
- 许强;严波;罗浚洲;王悦 - 普源精电科技股份有限公司
- 2021-12-20 - 2022-04-26 - H03K5/134
- 本发明公开了一种可调电容电路和延时调节电路。可调电容电路包括至少一个电容调节单元；电容调节单元包括三极管、至少一个电容和回路模块，三极管和电容串联于可调电容电路的第一端口和第二端口之间，三极管的基极与控制信号端连接，回路模块与三极管连接，用于为三极管提供导通回路。三极管的寄生电容很小，可以降低电容调节单元的电容值调节范围的最小值，增加了电容调节单元的变容比，从而可以增加可调电容电路的变容比，使得可调电容电路可以用于高速电路中。同时，增加了可调电容电路用于改变节点时间常数时时间常数的取值范围，或者增加了可调电容电路用于延时电路时延时时长的取值范围，增加了可调电容电路的使用范围。
- 半导体器件的信号传输电路-202110354368.8
- 姜智孝 - 爱思开海力士有限公司
- 2021-04-01 - 2022-03-15 - H03K5/134
- 一种半导体器件的信号传输电路，包括第一强化电路和第二强化电路。第一强化电路将输出节点的信号反馈到输入节点。第一强化电路可以通过调整第一强化电路的反馈时间来关于输入节点的信号和输出节点的信号执行第一强化操作。第二强化电路可以与第一强化电路并联连接以执行输出节点的信号到输入节点的反馈。第二强化电路可以通过调整第二强化电路的反馈时间来关于输入节点的信号和输出节点的信号进行第二强化操作。
- 信号延迟电路、复位装置及电子设备-202210012382.4
- 梅德来 - 南京易科腾信息技术有限公司
- 2022-01-07 - 2022-02-08 - H03K5/134
- 本发明提供一种信号延迟电路、复位装置及电子设备，所述电路包括：滤波电路模块，与信号输入端电连接，用于对输入信号进行滤波；充放电电路模块，分别与所述滤波电路模块和信号输出端电连接，用于通过实施充电操作以使得所述输入信号为低电平时，经过第一延迟时间后以低电平输出；并用于通过实施放电操作以使得所述输入信号为高电平时，经过第二延迟时间后以高电平输出；其中，所述第一延迟时间和所述第二延迟时间是输出信号相对于输入信号的延迟时间。本发明可实现对输入信号进行延迟输出。
- 一种异步真四相握手协议电路及其控制方法-202110322664.X
- 袁甲;胡晓宇;于增辉 - 北京中科芯蕊科技有限公司
- 2021-03-26 - 2021-07-02 - H03K5/134
- 本发明涉及一种异步真四相握手协议电路及其控制方法，电路包括：第一反相器、第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第一反相装置和第二反相装置；第一反相器的输入端连接第一请求信号；第三MOS管的栅极连接第二请求信号，第四MOS管的栅极和第七MOS管的栅极均连接第二应答信号，第一反相装置的一端连接第一应答信号；第二反相装置的一端连接第二请求信号。本发明在请求信号上升沿到来时仅回复应答信号，在请求信号下降沿到来时捕获数据，因此本发明能够降低延迟链的开销，提升电路的工作速度。
- 一种延迟电路及芯片-201911142942.2
- 朱长峰;刘从振 - 合肥格易集成电路有限公司;北京兆易创新科技股份有限公司;上海格易电子有限公司
- 2019-11-20 - 2021-05-21 - H03K5/134
- 本发明公开了一种延迟电路及芯片。延迟电路包括：延迟装置和控制装置；控制装置的第一控制输入端与延迟装置的信号检测端相连，第二控制输入端与延迟装置的输入端相连后接收输入信号，控制输出端与延迟装置的信号控制端相连；控制装置用于当第一控制输入端检测的第一电压信号到达控制装置的第一翻转电压时，根据输入信号调整向信号控制端输出的控制信号，其中，第一翻转电压大于延迟装置输出端的第二翻转电压；延迟装置用于基于控制信号和输入信号调整第一电压信号并基于调整后的第一电压信号和第二翻转电压延迟输出输入信号。利用该延迟电路能够延迟输入信号的输出时间，避免了增加电阻的阻值和/或电容的容值引起的芯片版图面积较大的问题。
- 一种基于选择网络的片上时延线-201910448354.5
- 徐志伟;厉敏;李娜雨;王绍刚;张梓江;高会言;宋春毅 - 浙江大学
- 2019-05-28 - 2021-03-05 - H03K5/134
- 本发明提供一种基于选择网络的片上时延线，包括单端片上时延线和其对应的单端时延选择网络、差分片上时延线和其对应的差分时延选择网络。本发明能通过电信号进行控制，对输入射频信号造成特定的时间延迟，可以实现片上2GHz～20GHz范围内最大1ns左右的时延。
- 专利分类
