[发明专利]半导体存储器件及其制造方法在审

申请号：	201910298105.2	申请日：	2019-04-12
公开（公告）号：	CN110718551A	公开（公告）日：	2020-01-21
发明（设计）人：	金俊亨;金光洙;林根元	申请（专利权）人：	三星电子株式会社
主分类号：	H01L27/11524	分类号：	H01L27/11524;H01L27/11529;H01L27/11548;H01L27/11556;H01L27/1157;H01L27/11573;H01L27/11575;H01L27/11582;H01L21/768
代理公司：	11021 中科专利商标代理有限责任公司	代理人：	纪雯
地址：	韩国***	国省代码：	韩国;KR
权利要求书：	查看更多	说明书：	查看更多
摘要：	一种半导体存储器件，包括：外围电路结构，包括外围电路绝缘层；中间连接结构，位于所述外围电路绝缘层上，所述中间连接结构包括中间连接绝缘层，并且所述中间连接绝缘层的底表面与所述外围电路绝缘层的顶表面接触；堆叠结构，位于所述中间连接结构的侧面上；以及沟道结构，垂直地延伸通过每个堆叠结构，其中，所述中间连接绝缘层的至少一个侧表面是倾斜表面，所述中间连接绝缘层的横截面积沿着远离所述外围电路绝缘层取向的向上方向减小。
搜索关键词：	绝缘层中间连接外围电路堆叠结构半导体存储器件沟道结构倾斜表面侧表面垂直地顶表面减小取向侧面延伸
钻瓜网技术展会专利词库专利权人专利榜在售专利公布日期热门专利

【主权项】：

1.一种半导体存储器件，包括：/n外围电路结构，包括外围电路绝缘层；/n中间连接结构，位于所述外围电路绝缘层上，所述中间连接结构包括中间连接绝缘层，并且所述中间连接绝缘层的底表面与所述外围电路绝缘层的顶表面接触；/n堆叠结构，位于所述中间连接结构的侧面上；以及/n沟道结构，垂直地延伸通过所述堆叠结构中的每一个，/n其中所述中间连接绝缘层的至少一个侧表面是倾斜表面，所述中间连接绝缘层的横截面积沿着远离所述外围电路绝缘层取向的向上方向减小。/n

下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。

免登录下载普通用户下载升级VIP会员，免费下载

该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于三星电子株式会社，未经三星电子株式会社许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】

本文链接：http://www.vipzhuanli.com/patent/201910298105.2/，转载请声明来源钻瓜专利网。

同类专利

3D存储器件中台阶结构的形成方法-201910932697.9
发明人：程潇;方超;袁文旭;袁元;高志虎 -专利权人：长江存储科技有限责任公司
申请日： 2019-09-29 - 公布日： 2020-02-11 - 主分类号： H01L27/11524
摘要：公开了一种3D存储器件中台阶结构的形成方法，包括：在衬底上形成第一叠层结构；在第一叠层结构上形成光刻胶层，其中，光刻胶层至少包括第一光刻胶层和第二光刻胶层；根据光刻胶层刻蚀第一叠层结构形成多级台阶；其中，第一光刻胶层的形成方法包括：在基底上涂覆光刻胶形成第一初始光刻胶层，对第一初始光刻胶层进行第一烘烤；第二光刻胶层的形成方法包括：对第一光刻胶层进行预润湿，在第一光刻胶层表面上涂覆光刻胶形成第二初始光刻胶层；对第二初始光刻胶层进行第二烘烤。所述方法通过分段涂覆光刻胶提高光刻胶层的厚度，可以通过一道光刻工艺形成更多的台阶级数，减少3D存储器件制造中的光刻工艺步骤，提高工艺的稳定性，降低工艺成本。

用于升压和泄漏改进的堆叠薄沟道-201580009457.1
发明人： F.A.辛塞克-埃格;J.J.孙;B.李;S.贾彦蒂;H.赵;黄广宇;刘海涛 -专利权人：英特尔公司
申请日： 2015-03-02 - 公布日： 2020-02-11 - 主分类号： H01L27/11524
摘要：一种中空沟道存储器设备包括源层、形成在源层上的第一中空沟道柱结构以及形成在第一中空沟道柱结构上的第二中空沟道柱结构。第一中空沟道柱结构包括第一薄沟道，并且第二中空沟道柱结构包括与第一薄沟道接触的第二薄沟道。在一个示例性实施例中，第一薄沟道包括第一掺杂水平；并且第二薄沟道包括不同于第一掺杂水平的第二掺杂水平。在另一示例性实施例中，第一和第二掺杂水平相同。

半导体结构的制作方法-201911025745.2
发明人：乔振杰;王平;张志刚 -专利权人：上海华力微电子有限公司
申请日： 2019-10-25 - 公布日： 2020-02-04 - 主分类号： H01L27/11524
摘要：本发明提供一种半导体结构的制作方法，包括：提供半导体衬底，在所述半导体衬底上形成两个以上间隔的栅极结构；形成第一氧化硅层，所述第一氧化硅层覆盖相邻的所述栅极结构之间的沟槽的侧壁和底部；对所述控制栅执行金属硅化工艺；对所述第一氧化硅层执行减薄工艺；形成第二氧化硅层，所述第二氧化硅层密封所述沟槽并形成空气隙。与现有技术相比，由于在利用所述第二氧化硅层对沟槽进行密封以形成空气隙之前，对形成在沟槽中的所述第一氧化硅层执行了减薄工艺，因此，可使得最终形成的空气隙在宽度和高度上均能得以增大，从而能够满足标准。

半导体存储器件及其制造方法-201910298105.2
发明人：金俊亨;金光洙;林根元 -专利权人：三星电子株式会社
申请日： 2019-04-12 - 公布日： 2020-01-21 - 主分类号： H01L27/11524
摘要：一种半导体存储器件，包括：外围电路结构，包括外围电路绝缘层；中间连接结构，位于所述外围电路绝缘层上，所述中间连接结构包括中间连接绝缘层，并且所述中间连接绝缘层的底表面与所述外围电路绝缘层的顶表面接触；堆叠结构，位于所述中间连接结构的侧面上；以及沟道结构，垂直地延伸通过每个堆叠结构，其中，所述中间连接绝缘层的至少一个侧表面是倾斜表面，所述中间连接绝缘层的横截面积沿着远离所述外围电路绝缘层取向的向上方向减小。

3D存储阵列中的改良浮栅和电介质层几何结构-201910451624.8
发明人： R·科瓦尔;S·贾扬提;H·桑达;M-W·郭;S·高达;K·帕拉特 -专利权人：英特尔公司
申请日： 2019-05-28 - 公布日： 2020-01-07 - 主分类号： H01L27/11524
摘要：本发明描述了一种包括改良浮栅和电介质层几何结构的3D存储结构。在实施例中，存储单元包括沟道区和浮栅，其中，所述浮栅沿所述沟道区的方向的长度显著长于所述浮栅沿所述沟道区的正交方向的长度。与所述浮栅相邻的控制栅沿所述沟道区的所述方向延伸的长度至少与所述控制栅沿所述沟道区的所述方向延伸的长度一样长，并且包括朝向所述控制栅延伸离开所述沟道区的锥形边缘。在实施例中，设置在所述控制栅和所述浮栅之间的电介质层可以沿所述浮栅跟随所述锥形边缘，并且在靠近所述浮栅处形成分立区，以至少部分地使所述浮栅与相邻存储单元绝缘。还公开并要求保护了其它实施例。

金属浮栅复合3D NAND存储器装置和相关方法-201480062883.7
发明人： F·A·辛塞克-埃格;N·拉马斯瓦米 -专利权人：英特尔公司
申请日： 2014-11-17 - 公布日： 2020-01-07 - 主分类号： H01L27/11524
摘要：提供一种具有改良的制程余裕和增强的性能的3D NAND存储器结构。这样的存储器结构可包括：安置于第一绝缘层和第二绝缘层之间的控制栅极材料和浮动栅极材料、安置于控制栅极材料和浮动栅极材料之间的金属层、安置于金属层和控制栅极材料之间的多晶层间介电(IPD)层，使得该IPD层将控制栅极材料与浮动栅极材料电隔离，以及相对控制栅极材料而耦合于浮动栅极材料的隧道介电材料。

三维半导体存储器装置-201910433308.8
发明人：白石千;金洸秀 -专利权人：三星电子株式会社
申请日： 2019-05-23 - 公布日： 2019-12-31 - 主分类号： H01L27/11524
摘要：提供了三维半导体存储器装置。所述装置可以包括半导体层和在半导体层上的电极结构。电极结构可以包括第一电极结构和第二电极结构，第一电极结构包括第一电极部分和第一垫部分，第二电极结构包括第二电极部分和第二垫部分。第一电极部分和第二电极部分中的每个具有第一宽度，第一垫部分和第二垫部分中的每个具有第二宽度，第二宽度可以小于第一宽度。第一电极部分和第二电极部分可以彼此间隔开第一距离，第一垫部分和第二垫部分可以彼此间隔开第二距离，第二距离可以大于第一距离。

三维半导体存储器件-201910525108.5
发明人：林根元;洪祥准;白石千 -专利权人：三星电子株式会社
申请日： 2019-06-18 - 公布日： 2019-12-31 - 主分类号： H01L27/11524
摘要：一种三维半导体存储器件包括：衬底；电极结构，包括顺序地堆叠在衬底上的栅电极；源极结构，在电极结构和衬底之间；垂直半导体图案，穿过电极结构和源极结构；数据存储图案，在垂直半导体图案的每个和电极结构之间；以及公共源极图案，在源极结构和衬底之间。公共源极图案具有比源极结构低的电阻率，并且通过源极结构连接到垂直半导体图案。

一种存储单元、NAND闪存架构及其形成方法-201910906302.8
发明人：巨晓华 -专利权人：上海华力微电子有限公司
申请日： 2019-09-24 - 公布日： 2019-12-31 - 主分类号： H01L27/11524
摘要：本发明提供了一种存储单元，包括多个存储结构，存储结构包括：第一介质层、位于第一介质层上的第一浮栅层、位于第一浮栅层上的第二介质层、位于第二介质层上的第二浮栅层、位于第二浮栅层上的第三介质层以及位于第三介质层上的控制栅层；本发明还提供了一种NAND闪存架构，包括：基底、位于基底上存储单元、选择管区、金属孔区和浅沟槽隔离，选择管区位于存储单元的外围、金属孔区位于选择管区的外围，浅沟槽隔离隔离所述存储单元与选择管区以及选择管区与金属孔区。本发明所提供的NAND闪存架构中的存储单元成数量级增加，从而有效的改善了现有技术中闪存容量不足等问题。

闪存器件及其制造方法-201910872062.4
发明人：张鑫亮;罗清威;李赟;周俊 -专利权人：武汉新芯集成电路制造有限公司
申请日： 2019-09-16 - 公布日： 2019-12-20 - 主分类号： H01L27/11524
摘要：本发明提供了一种闪存器件及其制造方法，所述闪存器件的制造方法包括：提供一衬底，在所述衬底上形成有相邻的第一栅极堆叠结构和第二栅极堆叠结构，所述第一和第二栅极堆叠结构之间的间隔为第一沟槽；形成多晶硅层于所述第一沟槽中，且所述多晶硅层未填满所述第一沟槽，以暴露出所述第一沟槽的部分高度的侧壁；形成内侧墙于暴露出的所述第一沟槽的侧壁上；以及，以所述内侧墙为掩膜，刻蚀所述第一沟槽中的所述多晶硅层，以形成字线栅。本发明的技术方案使得相邻字线栅的宽度相同或接近相同，降低了短路的风险，提高了闪存器件的性能。

具有可交换栅极/通道晶体管的存储器元件与其制造方法-201610879280.7
发明人：吕函庭 -专利权人：旺宏电子股份有限公司
申请日： 2016-10-09 - 公布日： 2019-12-20 - 主分类号： H01L27/11524
摘要：本发明公开了一种具有可交换栅极/通道晶体管的存储器元件与其制造方法，该存储器元件包括一底导电线、一叠层结构、一侧氧化层、一介电层以及一侧半导体层。叠层结构设置于底导电线上。叠层结构包括一第一半导体层、一第二半导体层及多个氧化层。第二半导体层设置于第一半导体层之上。多个氧化层第一半导体层与第二半导体层交互叠层。侧氧化层设置于第一半导体层的两侧壁。介电层设置于叠层结构上。侧半导体层设置于介电层上。

半导体器件及其制造方法-201910468598.X
发明人：李昭贤 -专利权人：三星电子株式会社
申请日： 2019-05-31 - 公布日： 2019-12-17 - 主分类号： H01L27/11524
摘要：提供了半导体器件及其制造方法。一种半导体器件包括栅电极的垂直堆叠。所述栅电极以不同的长度延伸以提供接触区域。所述栅电极具有导电区域和绝缘区域。接触栓填充在所述接触区域中穿过所述栅电极的堆叠的接触孔。所述接触栓连接到所述栅电极。所述接触栓在所述接触区域中穿过一个栅电极的导电区域并电连接到该栅电极，并且穿过其他栅电极的所述绝缘区域。所述绝缘区域在所述栅电极与所述接触栓相交的区域中设置在所述接触孔的外部。

使用至少两个掩模的阶梯形成-201910738377.X
发明人：何昌万;格雷厄姆·R·沃斯滕霍姆;迪帕克·蒂梅高达 -专利权人：美光科技公司
申请日： 2013-07-03 - 公布日： 2019-12-13 - 主分类号： H01L27/11524
摘要：本发明涉及使用至少两个掩模的阶梯形成。一种实例性方法可包含：在导电材料上方形成第一掩模以界定第一经暴露区域；及在所述第一经暴露区域的一部分上方形成第二掩模以界定第二经暴露区域，所述第二经暴露区域小于所述第一经暴露区域。从所述第二经暴露区域移除导电材料。所述第二掩模的初始第一尺寸小于所述第一经暴露区域的第一尺寸，且所述第二掩模的初始第二尺寸为至少所述第一经暴露区域的第二尺寸加上等于所述第二掩模的所述初始第一尺寸与在形成阶梯结构之后所述第二掩模的最终第一尺寸之间的差的距离。

闪存部件和方法-201910361406.5
发明人： K.帕拉特;R.法斯托 -专利权人：英特尔公司
申请日： 2019-04-30 - 公布日： 2019-12-10 - 主分类号： H01L27/11524
摘要：闪存部件和方法。公开了闪存技术。在一个示例中，闪存部件可以包括彼此垂直间隔开并且由空隙分离的多个导电层，多个导电层中的每个形成字线。存储器部件还可以包括延伸通过多个导电层的垂直取向的导电沟道。另外，闪存部件可包括将多个导电层耦合到导电沟道的多个存储器单元。每个字线可以与多个存储器单元中的一个相关联。还公开了相关的设备、系统和方法。

竖向延伸的存储器单元串的阵列和形成竖向延伸的存储器单元串的阵列的方法-201910450899.X
发明人：解志强;C·M·卡尔森;J·B·德胡特;A·A·汉德卡;G·莱特;R·迈耶;K·R·帕雷克;D·帕夫洛珀罗斯;K·舍罗特瑞 -专利权人：美光科技公司
申请日： 2019-05-28 - 公布日： 2019-12-10 - 主分类号： H01L27/11524
摘要：本申请涉及竖向延伸的存储器单元串的阵列和形成竖向延伸的存储器单元串的阵列的方法。一种竖向延伸的存储器单元串的阵列包括交替的绝缘层与字线层的竖直堆叠。所述字线层具有对应于个别存储器单元的控制栅极区的末端。所述控制栅极区个别地包括所述字线层中的个别字线层中的字线的部分。所述个别存储器单元的电荷阻挡区竖向地沿着所述个别控制栅极区延伸。所述个别存储器单元的电荷存储材料竖向地沿着所述电荷阻挡区中的个别电荷阻挡区延伸。沟道材料竖向地沿着所述竖直堆叠延伸。绝缘电荷传递材料横向地位于所述沟道材料与所述电荷存储材料之间。竖向延伸的壁横向地分离所述字线中的横向紧邻的字线。所述壁包括横向外部绝缘材料和横向地横跨所述横向外部绝缘材料之间的含硅材料。所述含硅材料包括至少30原子％的元素形式硅或含硅合金中的至少一种。还公开了其它方面，包含方法。

三维存储器件及其制造方法-201810378606.7
发明人：张富山;肖亮;华文宇;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2018-04-25 - 公布日： 2019-12-10 - 主分类号： H01L27/11524
摘要：本发明涉及三维存储器件及其制造方法。公开了一种用于制造三维存储器件的方法，包括：提供衬底，在所述衬底上定义核心区域和外围区域；在所述衬底的外围区域形成外围电路；在所述衬底的核心区域和外围区域共形地形成第一材料层，覆盖所述外围电路和所述衬底表面；在所述第一材料层上共形地形成第二材料层，所述第二材料层覆盖所述第一材料层；在所述第二材料层上形成第三材料层，所述第三材料层覆盖所述第二材料层，且所述第三材料层的上表面为平坦表面；在所述第三材料层上形成堆叠结构，所述堆叠结构至少覆盖所述衬底的核心区域；在所述衬底的核心区域上形成所述三维存储器件的存储单元。

三维存储器件中的存储器内计算-201980001301.7
发明人：杨盛玮;夏仲仪;韩坤 -专利权人：长江存储科技有限责任公司
申请日： 2019-06-28 - 公布日： 2019-12-03 - 主分类号： H01L27/11524
摘要：本公开提供了一种三维(3D)存储器件。示例性3D存储器件包括第一半导体结构，该第一半导体结构包括外围电路、数据处理电路、和包括多个第一键合接触部的第一键合层。该3D存储器件也包括第二半导体结构，该第二半导体结构包括3D NAND存储串的阵列和包括多个第二键合接触部的第二键合层。另外，该3D存储器件包括位于第一键合层和第二键合层之间的键合界面。第一键合接触部在该键合界面处与第二键合接触部接触。

三维半导体存储器器件及其制造方法-201910417914.0
发明人：李尚勋;金成吉;金智美;申华彦;李晙硕;洪慧垠 -专利权人：三星电子株式会社
申请日： 2019-05-20 - 公布日： 2019-11-29 - 主分类号： H01L27/11524
摘要：公开了一种三维半导体存储器器件及其制造方法。所述方法包括：在衬底上顺序地形成牺牲图案和源极导电层，在所述源极导电层上形成包括多个绝缘层和多个牺牲层的模具结构，形成穿透所述模具结构的多个垂直结构，形成穿透所述模具结构的沟槽，在所述沟槽的侧壁上形成牺牲隔离物，移除所述牺牲图案以形成水平凹陷区，移除所述牺牲隔离物，以及形成填充所述水平凹陷区的源极导电图案。

存储器结构及其制造方法-201610882995.8
发明人：胡志玮;叶腾豪 -专利权人：旺宏电子股份有限公司
申请日： 2016-10-10 - 公布日： 2019-11-29 - 主分类号： H01L27/11524
摘要：本发明提供了一种存储器结构及其制造方法。该存储器结构包括多个存储器区段。存储器区段各包括存储器阵列区、存储器选择区、半导体栅电极、半导体通道、栅介电层、栅电极层与通道层。存储器选择区邻近存储器阵列区。半导体通道连接半导体栅电极。栅电极层与半导体通道位于存储器选择区中。栅电极层通过栅介电层分开自半导体通道。通道层与半导体栅电极位于存储器阵列区中。通道层通过栅介电层分开自半导体栅电极。

三维半导体装置-201910402256.8
发明人：李秉一;徐裕轸;陈俊彦 -专利权人：三星电子株式会社
申请日： 2019-05-15 - 公布日： 2019-11-26 - 主分类号： H01L27/11524
摘要：本公开提供了一种三维半导体装置。所述三维半导体装置包括：第一延伸区域和第二延伸区域，彼此分隔开地设置在基底上；存储器块，在第一延伸区域与第二延伸区域之间设置在基底上；以及第一主分离结构和第二主分离结构，彼此分隔开地设置在基底上。第一延伸区域、存储器块和第二延伸区域设置在第一主分离结构与第二主分离结构之间。存储器块包括数据存储区域和字线。字线从存储器块延伸并且穿过第一延伸区域和第二延伸区域。位于第一延伸区域的两侧上的第一主分离结构与第二主分离结构之间的距离大于位于存储器块的两侧上的第一主分离结构与第二主分离结构之间的距离。

一种半导体存储器件及其制备方法-201710325421.5
发明人：陈春晖;熊涛;罗啸;刘钊;许毅胜;舒清明 -专利权人：上海格易电子有限公司;北京兆易创新科技股份有限公司
申请日： 2017-05-10 - 公布日： 2019-11-26 - 主分类号： H01L27/11524
摘要：本发明实施例公开了一种半导体存储器件及其制备方法，制备方法包括：提供一衬底并在衬底上制备多条位线；在位线上制备多条字线以及选择栅极对，选择栅极对包括第一选择栅极对和第二选择栅极对；在选择栅极对表面制备保护膜层；刻蚀第一选择栅极对侧面上的保护膜层和第一选择栅极对之间的位线上的保护膜层，以使第一选择栅极对侧面上的保护膜层和第一选择栅极对之间的位线上的保护膜层的厚度小于第二选择栅极对侧面上的保护膜层和第二选择栅极对之间的位线上的保护膜层的厚度；在第一选择栅极对之间制备位线接触孔，在第二选择栅极对之间制备源端接触孔。采用上述技术方案，可以减少在源端接触孔制备过程中因负载效应造成的过刻蚀，改善器件性能。

一种使用波浪上选择门剪切的3D-NAND存储器-201710775885.6
发明人：陶谦;胡禺石;吕震宇;陈俊;戴晓望;肖莉红;朱继锋;姚兰 -专利权人：长江存储科技有限责任公司
申请日： 2017-08-31 - 公布日： 2019-11-26 - 主分类号： H01L27/11524
摘要：一种使用波浪上选择门剪切的3D‑NAND存储器，所述3D‑NAND存储器的通道空穴结构为九孔空穴阵列，所述波浪上选择门剪切有两条，分别分布在所述阵列的第三列和第四列之间、第六列和第七列之间。所述波浪上选择门剪切呈波浪形，分布在空穴之间。所述3D‑NAND存储器通道空穴结构的线位距离为52nm。本发明的优点是降低了成本，由于线位距离增大而提高了制造的便利性和可行性。

半导体装置-201910384252.1
发明人：白石千 -专利权人：三星电子株式会社
申请日： 2019-05-09 - 公布日： 2019-11-19 - 主分类号： H01L27/11524
摘要：一种半导体装置包括：具有第一区和第二区的衬底；栅电极，其在第一区中在垂直于衬底的第一方向上堆叠，并且在第二区中在垂直于第一方向的第二方向上延伸不同的长度；第一分离区，其在第一区和第二区中，穿过栅电极，在第二方向上延伸，并且在垂直于第一方向和第二方向的第三方向上彼此隔开；第二分离区，其位于第一分离区之间，穿过栅电极和在第二方向上延伸，第二分离区的一些部分在第二区中在第二方向上彼此隔开；以及绝缘区，其在第三方向上延伸，以将栅电极中的至少一个分离为在第二方向上彼此邻近的部分。

半导体元件及其制作方法-201410395988.6
发明人：陈志容;陈自平 -专利权人：联华电子股份有限公司
申请日： 2014-08-13 - 公布日： 2019-11-19 - 主分类号： H01L27/11524
摘要：本发明公开一种半导体元件及其制作方法，该半导体元件包含一基底、一浮置栅极设于基底上、一第一氧化硅层设于浮置栅极与基底之间、一第一穿隧氧化层与一第二穿隧氧化层分别设于第一氧化硅层两端以及一控制栅极设于浮置栅极上。其中第一穿隧氧化层及第二穿隧氧化层的厚度均低于第一氧化硅层的厚度。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

免登录下载普通用户下载升级VIP会员，免费下载

[发明专利]半导体存储器件及其制造方法在审

专利文献下载