[发明专利]3D存储器件及其制造方法有效

专利信息
申请号: 201910249122.7 申请日: 2019-03-29
公开(公告)号: CN109935552B 公开(公告)日: 2021-02-12
发明(设计)人: 胡玉芬;何山;刘峻;胡宽;王亢 申请(专利权)人: 长江存储科技有限责任公司
主分类号: H01L23/00 分类号: H01L23/00;H01L27/11521;H01L27/11556;H01L27/11568;H01L27/11582
代理公司: 北京成创同维知识产权代理有限公司 11449 代理人: 刘静
地址: 430074 湖北省武汉市洪山区东*** 国省代码: 湖北;42
权利要求书: 查看更多 说明书: 查看更多
摘要: 本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括:半导体衬底;第一阵列结构,位于半导体衬底上,包括第一栅叠层结构;多个第一沟道柱,贯穿第一栅叠层结构,并与半导体衬底接触;第一凹槽,自第一阵列结构表面延伸至半导体衬底处,并围绕第一栅叠层结构;以及第一密封环,至少部分覆盖第一凹槽的两侧壁,并与半导体衬底接触。该3D存储器件通过覆盖第一凹槽的两侧壁形成第一密封环,不仅改善了在沉积工艺中密封环容易形成空隙的问题,还达到了双层密封的效果。
搜索关键词: 存储 器件 及其 制造 方法
【主权项】:
1.一种3D存储器件,其特征在于,包括:半导体衬底;第一阵列结构,位于所述半导体衬底上,包括第一栅叠层结构;多个第一沟道柱,贯穿所述第一栅叠层结构,并与所述半导体衬底接触;第一凹槽,自所述第一阵列结构表面延伸至所述半导体衬底处,并围绕所述第一栅叠层结构;以及第一密封环,至少部分覆盖所述第一凹槽的两侧壁,并与所述半导体衬底接触。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于长江存储科技有限责任公司,未经长江存储科技有限责任公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/patent/201910249122.7/,转载请声明来源钻瓜专利网。

同类专利
  • 用于高密度2.5D和3D集成的互连方法-201880022465.3
  • J·S·甘地;S·瑞玛林嘉;H·刘 - 赛灵思公司
  • 2018-03-28 - 2023-10-20 - H01L23/00
  • 本发明描述了通过显著减少Cu氧化物形成来在降低的温度(例如,至多200℃)下用于实现铜‑铜(Cu‑Cu)键合的方法和设备。这些技术提供更快的循环时间并不需要特殊措施(例如,形成气体)。这些技术还可实现更长的队列(Q)或分段时间。一个示例性半导体结构(100)一般包括半导体层(102)、被设置在所述半导体层(102)上方的粘附层(104)、被设置在所述粘附层(104)上方的阳极金属层(106),以及被设置在所述阳极金属层(106)上方的阴极金属层(108)。所述阳极金属层(106)的氧化电位可高于所述阴极金属层(108)的氧化电位。这种半导体结构(100)可用于制造IC封装(300,400),所述IC封装实现2.5D或3D的集成。
  • 半导体器件和制造其的方法-201910530743.2
  • 丁少锋;朴小螺;安正勋 - 三星电子株式会社
  • 2019-06-19 - 2023-10-20 - H01L23/00
  • 可以提供一种半导体器件,其包括:衬底,具有第一表面和面对第一表面的第二表面,衬底具有通路孔,通路孔从衬底的第一表面朝向衬底的第二表面延伸;在通路孔中的穿通通路;在衬底的第一表面上的半导体部件;以及内部缓冲结构,与通路孔间隔开并在通路孔与半导体部件之间,内部缓冲结构从衬底的第一表面朝向衬底的内部延伸,内部缓冲结构的顶端在比穿通通路的顶端高的水平处。
  • 芯片及芯片的制造方法-201980000113.2
  • 陆斌;沈健 - 深圳市汇顶科技股份有限公司
  • 2019-01-15 - 2023-10-17 - H01L23/00
  • 一种芯片及芯片的制造方法。芯片包括芯片本体(10),芯片本体(10)包括:衬底(101)、器件层(102)和多孔硅结构,器件层(102)位于衬底(101);多孔硅结构设置于衬底(101)上,多孔硅结构用于与化学开盖溶液反应以破坏芯片本体(10)。所述芯片,作为化学开盖溶液的硝酸与多孔硅结构反应,以破坏芯片本体,防止芯片内存储的信息被破解和窃取,提高芯片的安全性。
  • 半导体装置-201910988541.2
  • 大久野幸史 - 三菱电机株式会社
  • 2019-10-17 - 2023-10-17 - H01L23/00
  • 提供即使在末端区域的电场强,保护膜含有水分的情况下,也会抑制由水分电解作用而形成的生成物的产生的半导体装置。半导体装置在半导体衬底的厚度方向流动主电流,具备:第1导电型的半导体层,设置于半导体衬底之上;第1主电极,设置于半导体层之上;第2主电极,设置于半导体衬底的与第1主电极的设置侧相反侧的主面;第2导电型的电场缓和区域,设置于半导体层的与流动主电流的有源区域相比更靠外侧的末端区域,外侧是指半导体装置的外周侧;第1保护膜,至少覆盖电场缓和区域之上;保护金属膜,从第1保护膜的外侧的端缘部之上设置到半导体层的表面之上;及第2保护膜,设置为覆盖第1主电极的端缘部之上、第1保护膜之上及保护金属膜之上。
  • 采用金属-半导体接合与金属-金属接合的接合组件及其形成方法-202280015800.3
  • 侯琳;P·拉布金;东谷政昭 - 桑迪士克科技有限责任公司
  • 2022-01-12 - 2023-10-10 - H01L23/00
  • 一种第一半导体裸片和第二半导体裸片的接合组件,该接合组件包括第一半导体裸片和第二半导体裸片。该第一半导体裸片包括第一半导体器件、第一金属互连结构和第一金属接合垫,该第一金属互连结构嵌入在第一介电材料层中,该第一金属接合垫被半导体材料层横向地包围。该第二半导体裸片包括第二半导体器件、第二金属互连结构和第二金属接合垫,该第二金属互连结构嵌入在第二介电材料层中,该第二金属接合垫包括主金属接合垫和辅助金属接合垫。该辅助金属接合垫穿过由该半导体材料层的表面部分和辅助金属接合垫的反应形成的金属‑半导体化合物部分而接合到该半导体材料层。该主金属接合垫通过金属到金属接合而接合到该第一金属接合垫。
  • 具有导电特征的结构及其形成方法-202180093622.1
  • C·E·尤佐 - 美商艾德亚半导体接合科技有限公司
  • 2021-12-29 - 2023-10-03 - H01L23/00
  • 公开了一种元件。该元件可以包括具有非导电键合表面的非导电结构、从非导电键合表面至少部分地延伸穿过非导电结构的厚度的一部分的腔、以及设置在腔中的导电垫。腔具有底面和侧壁。导电垫具有键合表面、以及与键合表面相对的背面。键合表面处的晶粒的平均尺寸小于腔的底面附近的晶粒的平均尺寸。导电垫可以包括具有沿着111晶面取向的晶粒的晶体结构。该元件可以键合到另一元件以形成键合结构。该元件和另一元件可以在没有介入粘合剂的情况下直接彼此键合。
  • 电子部件模块以及电子部件模块的制造方法-201880054126.3
  • 岩本敬 - 株式会社村田制作所
  • 2018-08-13 - 2023-09-22 - H01L23/00
  • 抑制将来自外部的电磁波进行阻断的电磁屏蔽性能的劣化。电子部件模块(1)具备电子部件(2)、树脂构造体(3)、例如布线层(5)那样的布线部和屏蔽部(6)。树脂构造体(3)覆盖电子部件(2)的侧面(23)的至少一部分以及第2主面。布线部与电子部件(2)电连接。屏蔽部(6)包含第1导体层(61)以及第2导体层(62)。第1导体层(61)与电子部件(2)分离地设置在电子部件(2)与树脂构造体(3)之间,并具有导电性。第2导体层(62)与布线部分离地设置在布线部与树脂构造体(3)之间,并具有导电性。在屏蔽部(6)中,第1导体层(61)和第2导体层(62)成为一体。
  • 半导体装置-201810165948.0
  • 甲斐健志;丸山力宏 - 富士电机株式会社
  • 2018-02-28 - 2023-09-19 - H01L23/00
  • 本发明提供一种半导体装置,其能够抑制构成部件相对于电路图案的接合强度的下降。在半导体装置(10)中,电路图案(12b、12e、12h)在彼此对置的侧面分别形成有保护膜(12b2、12e1、12e4、12h2),不对形成了这些保护膜(12b2、12e1、12e4、12h2)的侧面以外的面进行电镀处理等。因此,如果将半导体元件(15a、15b、15d)和接触部件(16b、16f)直接经由焊料(18h、18i、18l、18b、18f)接合到电路图案(12b、12e、12h),则抑制焊料(18h、18i、18l、18b、18f)相对于多个电路图案(12b、12e、12h)的润湿性的下降。
  • 半导体装置-201910433369.4
  • 宇都宫裕之 - 艾普凌科有限公司
  • 2019-05-23 - 2023-09-12 - H01L23/00
  • 半导体装置具有:半导体基板(101),其包含电路区域(CR)和与该电路区域(CR)相邻设置的芯片外周区域(PR);第一层间绝缘膜(102),其设置在半导体基板(101)上;第二层间绝缘膜(104),其设置在第一层间绝缘膜(102)上;第一台阶(ST1),其在芯片外周区域(PR)中,以使芯片外周区域(PR)侧比电路区域(CR)侧低的方式设置在半导体基板(101)与第一层间绝缘膜(102)之间;以及第二台阶(ST2),其在芯片外周区域(PR)中位于比第一台阶(ST1)靠电路区域(CR)侧的位置,并且设置于第二层间绝缘膜(104)。
  • 半导体封装及其制造方法-202280009620.4
  • 崔太燮;姜云;尹镇镐 - LG 伊诺特有限公司
  • 2022-01-18 - 2023-09-05 - H01L23/00
  • 一种半导体封装,包括:印刷电路板,该印刷电路板包括连接部;IC芯片,该IC芯片布置在所述印刷电路板上;焊料部,该焊料部布置在所述IC芯片的下表面上并且联接到所述连接部;粘合层,该粘合层布置在所述焊料部与所述连接部之间;以及底部填充胶,该底部填充胶布置在所述IC芯片与所述印刷电路板之间,其中,所述粘合层包括热固性树脂,并且所述底部填充胶包括热塑性树脂。
  • 高频模块-201880043613.X
  • 野村忠志;森本裕太;小见山稔;胜部彰夫 - 株式会社村田制作所
  • 2018-06-28 - 2023-09-05 - H01L23/00
  • 维持部件间屏蔽件的特性,并且减少由设置部件间屏蔽件引起的对布线基板的损坏。高频模块1a具备布线基板2、安装于布线基板2的上表面2a的多个部件3a~3d、安装于部件3b与部件3c之间的屏蔽部件4、覆盖各部件3a~3d以及屏蔽部件4的密封树脂层5、以及覆盖密封树脂层的表面的屏蔽膜6,在密封树脂层5的上表面5a形成供屏蔽部件4露出的凹部10,并且该凹部10不到达密封树脂层5的侧面地形成于边缘的内侧,屏蔽膜6还覆盖凹部10的壁面10a以及屏蔽部件4经由凹部10露出的部分。
  • 模块-202190000637.4
  • 小田哲也 - 株式会社村田制作所
  • 2021-07-01 - 2023-09-05 - H01L23/00
  • 本实用新型涉及模块。本实用新型涉及的模块(101)具备:基板(1),具有第一面(1a);第一部件(41),安装于第一面(1a),至少一部分被第一导电膜(71)覆盖;密封树脂(6),配置为将第一面(1a)及第一部件(41)覆盖;以及屏蔽膜(8),覆盖密封树脂(6)的远离基板(1)的一侧的面的一部分。在从与第一面(1a)垂直的方向观察时,密封树脂(6)的远离基板(1)的一侧的面具有被屏蔽膜(8)覆盖的屏蔽区域(51)、和没有被屏蔽膜(8)覆盖的非屏蔽区域(52)。非屏蔽区域(52)与第一导电膜(71)的至少一部分重叠。
  • 电路模块-202190000652.9
  • 大坪喜人;畑濑稔 - 株式会社村田制作所
  • 2021-06-18 - 2023-09-01 - H01L23/00
  • 本实用新型提供一种能够抑制电路模块的大型化,并且强化针对子模块的屏蔽性能的电路模块。本实用新型的电路模块(1)具备:主基板(20)、安装于主基板(20)的表面(20A)的子模块(40)、设置于主基板(20)的表面(20A)覆盖子模块(40)的至少一部分的主密封树脂(50)、以及覆盖主密封树脂(50)的至少一部分的导电性的屏蔽膜(60)。子模块(40)具备:子基板(41)、安装于子基板(41)的表面(41A)的电子部件(42)、线状且与子基板(41)的表面(41A)和屏蔽膜(60)连接的多个导电部件(43)、以及设置于子基板(41)的表面(41A)覆盖电子部件(42)和各导电部件(43)的子密封树脂(44)。
  • 模块-202190000665.6
  • 冈部凉平;野村忠志 - 株式会社村田制作所
  • 2021-08-17 - 2023-09-01 - H01L23/00
  • 本实用新型涉及模块。本实用新型提供一种能够降低在两个屏蔽膜之间产生的寄生电容,而不妨碍模块的低矮化的模块及其制造方法。本实用新型所涉及的模块具备:基板;部件,安装于基板的一方主面亦即上表面;第一屏蔽膜,设置于部件的上表面;密封树脂,设置于上述基板的上表面,以便密封上述部件;第二屏蔽膜,设置于上述密封树脂的上表面或上方;以及低介电构件,配置在上述第一屏蔽膜与上述第二屏蔽膜之间,具有比上述密封树脂的介电常数低的介电常数。
  • 集成电路和高频模块-202180079658.4
  • 山口幸哉 - 株式会社村田制作所
  • 2021-11-15 - 2023-08-29 - H01L23/00
  • 集成电路(70)具备:第一基材(71),该第一基材(71)的至少一部分由第一半导体材料构成,在该第一基材(71)形成有电气电路(例如控制电路(80)或开关电路(51、52));第二基材(72),该第二基材(72)的至少一部分由具有比第一半导体材料的热导率低的热导率的第二半导体材料构成,在该第二基材(72)形成有功率放大电路(11);以及低热导构件(73),该低热导构件(73)的至少一部分由具有比第二半导体材料的热导率低的热导率的低热导材料构成,该低热导构件(73)配置于电气电路与功率放大电路(11)之间,其中,在俯视视图中,第一基材(71)的至少一部分与第二基材(72)的至少一部分重叠。
  • 裸片及其制备方法-202310937991.5
  • 王坤;方万一 - 湖北江城芯片中试服务有限公司
  • 2023-07-28 - 2023-08-29 - H01L23/00
  • 本发明涉及一种裸片及其制备方法。裸片的制备方法包括:提供裸片,裸片包括功能区;于功能区与裸片的外侧边缘之间的区域内形成至少一个环绕功能区的环状沟槽;于环状沟槽内形成缓冲层。由于环状沟槽内的缓冲层可以在裸片受到外力时提供缓冲,从而能够提高裸片的机械强度。
专利分类
×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

400-8765-105周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top