[发明专利]具有不同栅极电介质和功函数金属的纳米片晶体管有效

申请号：	201880065420.4	申请日：	2018-10-16
公开（公告）号：	CN111183518B	公开（公告）日：	2023-09-08
发明（设计）人：	程慷果;李俊涛;李忠贤;许鹏	申请（专利权）人：	国际商业机器公司
主分类号：	H01L27/092	分类号：	H01L27/092;H01L21/336
代理公司：	北京市中咨律师事务所 11247	代理人：	于静;杨晓光
地址：	美国***	国省代码：	暂无信息
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摘要：	半导体器件及其制造方法包括：对包括沟道层，沟道层之间的第一牺牲层以及沟道层与第一牺牲层之间的第二牺牲层的层堆叠进行构图，以形成一个或多个器件区域。第一牺牲层由具有与第一牺牲层的材料相同的晶格常数的材料形成，并且第二牺牲层由具有与第一牺牲层的材料不匹配的晶格的材料形成。从一个或多个器件区域中的沟道层的侧壁形成源极区域和漏极区域。蚀刻掉第一和第二牺牲层，以使沟道层从源极和漏极区域悬挂下来。在沟道层上沉积栅极叠层。
搜索关键词：	具有不同栅极电介质函数金属纳米晶体管
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摘要：本发明涉及一种化合物半导体与碳纳米管单片集成器件的结构及制备方法，结构包括：衬底层、成核层、缓冲层、沟道层、势垒层、电学隔离层、设置在势垒层上的碳纳米管器件、间隔设置在势垒层上的第一源极和第一漏极、设置在第一源极、第一漏极和位于电学隔离层的另一侧的势垒层上的钝化层、设置在钝化层的栅极槽内和部分钝化层上的第一栅极。本发明制备了具有较高开关速度的N沟道器件与P沟道器件，并且相比于传统的在PCB板上分立封装的结构大大节约了cmos电路芯片的面积，同时提高了电路处理数字信号的性能。

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摘要：一种量子点器件及其制备方法。包括：衬底；形成于所述衬底上部的至少一对鳍状结构；第一隔离层，形成于所述衬底上方，且所述鳍状结构的顶部相对于所述第一隔离层露出；阵列化栅极结构，形成于所述鳍状结构和第一隔离层之上，包括N行×M列个间隔设置的栅极，M≥2，N≥1，沿着每个鳍状结构的延伸方向具有N个间隔排布的栅极，M为所述鳍状结构的个数；形成于所述阵列化栅极结构中各个栅极间隔处的侧墙阵列；以及形成于所述侧墙阵列外侧的有源区，所述有源区包括源极和漏极。本发明提供了可以兼容现有的CMOS工艺进行规模化量子器件制备的方法，降低了制备难度，并可以获得阵列化具有更高限制势的量子点结构用于量子计算。

一种半导体器件及其制作方法-202310753018.8
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申请日： 2023-06-26 - 公布日： 2023-10-13 - 主分类号： H01L27/092
摘要：本发明公开了一种半导体器件及其制作方法，属于半导体技术领域，所述半导体器件包括：衬底，所述衬底包括多个有源区，相邻所述有源区之间设置浅沟槽隔离结构，所述有源区靠近所述浅沟槽隔离结构的边缘为圆角；沟道掺杂区，设置在所述有源区内，且所述沟道掺杂区在所述有源区边缘的深度，与所述沟道掺杂区在所述有源区中心的深度相等；以及栅极结构，设置在所述沟道掺杂区上。通过本发明提供的一种半导体器件及其制作方法，提高半导体器件的电学性能。

半导体结构及其形成方法-202310961836.7
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申请日： 2023-08-01 - 公布日： 2023-10-10 - 主分类号： H01L27/092
摘要：本申请提供一种半导体结构及其形成方法，所述形成方法包括：提供半导体衬底，所述半导体衬底包括第一器件区和第二器件区；在所述第一器件区和第二器件区的半导体衬底上形成交替分布的第一掺杂区和第二掺杂区；在所述第一器件区形成自所述第一掺杂区和第二掺杂区的表面向底部方向延伸的埋层；形成依次相邻的第一阱区、第二阱区和第三阱区，且所述第三阱区中还形成有位于部分所述第一掺杂区表面的第一漂移区；形成第一器件和第二器件，其中所述第一器件包括第一源漏结构和第二源漏结构，所述第二器件包括第三源区和第四源区。所述半导体结构及其形成方法能够实现CMOS、MOSFET及JBS的集成。

包括背面电源过孔的半导体器件及其形成方法-202310077425.1
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申请日： 2023-02-01 - 公布日： 2023-10-03 - 主分类号： H01L27/092
摘要：本公开涉及包括背面电源过孔的半导体器件及其形成方法。公开了形成过孔的方法和包括所述过孔的半导体器件，所述过孔用于将源极/漏极区耦合到半导体器件中的背面互连结构。在一个实施例中，半导体器件包括：导电特征，所述导电特征与栅极结构相邻；电介质层，所述电介质层在所述导电特征和所述栅极结构上；金属过孔，所述金属过孔嵌入在所述电介质层中；以及衬垫层，所述衬垫层在所述金属过孔和所述电介质层之间并且与所述金属过孔和所述电介质层接触，其中，所述衬垫层是氮化硼。

半导体器件及其形成方法-202310670962.7
发明人：江国诚;陈冠霖;朱熙甯;郑嵘健;王志豪 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-06-07 - 公布日： 2023-09-29 - 主分类号： H01L27/092
摘要：一种半导体器件包括形成在衬底上方的第一纳米结构的第一垂直堆叠件；与第一垂直堆叠件相邻的第二纳米结构的第二垂直堆叠件；以及与第一纳米结构相邻的第一栅极结构。第一栅极结构包括位于第一纳米结构之间的第一栅极部分，以及从第一栅极部分的第一侧壁延伸至第一栅极部分的第二侧壁的第二栅极部分。第二侧壁位于第一侧壁和衬底之间，并且第二栅极部分为与第一栅极部分不同的材料。第二栅极结构与第二纳米结构相邻，以及第二壁结构位于第二栅极部分和第二栅极结构之间。本发明的实施例还提供了形成半导体器件的方法。

CMOS结构及其制造方法-202310289118.X
发明人：朴玺韩;李昇映;黄寅灿 -专利权人：三星电子株式会社
申请日： 2023-03-22 - 公布日： 2023-09-29 - 主分类号： H01L27/092
摘要：本公开涉及CMOS结构及其制造方法，该CMOS结构包括晶片、在晶片的正面的第一半导体器件和第二半导体器件、在晶片的背面的电源轨、在晶片的背面的背面配电网络(PDN)网格、以及在晶片的正面在第一半导体器件和第二半导体器件之上的正面信号布线线路。第二半导体器件堆叠在第一半导体器件上，背面PDN网格联接到电源轨，电源轨联接到第一半导体器件和第二半导体器件。

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申请日： 2019-12-24 - 公布日： 2023-09-29 - 主分类号： H01L27/092
摘要：本发明公开了一种低压、低功率互补电路、一种反相器和一种NAND器件，属于电路领域。一种低压、低功率互补电路，包括使用半导体碳纳米管网状晶体管作为半导体的数字、模拟或混合信号电路，所述半导体碳纳米管网状晶体管的介电层采用纳米复合介电材料；一种反相器，采用两个所述的晶体管连接形成反相器门；一种NAND器件，采用所述的互补电路；本发明晶体管电路具有低功率；低压；具有类互补的电压转移特性；仅包含一种原始形式的半导体材料不含添加剂/掺杂并用基于溶液的打印或涂覆单一工艺步骤沉积。

半导体器件-201711171980.1
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摘要：本公开提供了半导体器件。一种半导体器件包括：在基板上的第一有源图案和第二有源图案；第一栅电极和第二栅电极，分别跨过第一有源图案和第二有源图案；第一绝缘图案，在第一栅电极和第二栅电极之间并使第一栅电极和第二栅电极分隔开；栅间隔物，在第一栅电极的侧壁上、在第二栅电极的侧壁上以及在第一绝缘图案的侧壁上；以及第二绝缘图案，在栅间隔物与第一绝缘图案的侧壁之间，其中第一栅电极、第一绝缘图案和第二栅电极沿第一方向布置，并且其中栅间隔物在第一方向上延伸。

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摘要：本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，以实现具有不同沟道材料的NMOS环栅晶体管和PMOS环栅晶体管的制造，利于提升CMOS器件的工作性能。半导体器件包括间隔分布的N型环栅晶体管和P型环栅晶体管。N型环栅晶体管包括的有源结构和P型环栅晶体管包括的有源结构均具有源区、漏区以及位于源区和漏区之间的至少一层纳米结构。P型环栅晶体管包括的至少一层纳米结构被P型环栅晶体管包括的栅堆叠结构覆盖的部分为沟道部，P型环栅晶体管包括的至少一层纳米结构被P型环栅晶体管包括的栅极侧墙覆盖的部分为连接部。沟道部内的锗含量分别大于连接部内的锗含量、以及N型环栅晶体管包括的至少一层纳米结构内的锗含量。

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摘要：公开了半导体器件。所述半导体器件包括：有源区，在基底上；源极/漏极图案，在有源区上；沟道图案，在有源区上并且连接到源极/漏极图案，每个沟道图案包括垂直堆叠以彼此间隔开的多个半导体图案；栅电极，分别在沟道图案上，在第一方向上延伸并且彼此平行；以及有源接触件，分别电连接到源极/漏极图案。第一有源接触件的底表面位于第一水平处，并且第二有源接触件的底表面位于高于第一水平的第二水平处。第三有源接触件的底表面位于高于第二水平的第三水平处。

半导体器件及其制造方法-202310089898.3
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申请日： 2023-02-08 - 公布日： 2023-09-19 - 主分类号： H01L27/092
摘要：半导体器件包括衬底。该半导体器件包括延伸到衬底中并且具有第一U形的至少部分的第一栅极区域。该半导体器件包括延伸到衬底中并且具有第二U形的沟道区域。该半导体器件包括延伸到衬底中并且具有井形的第二栅极区域。井形设置在第二U形之间，并且第二U形还设置在第一U形之间。本发明的实施例还提供了制造半导体器件的方法。

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摘要：本申请涉及反相器以及相关存储器装置和电子系统。一种反相器包含晶体管、上覆于所述晶体管的额外晶体管，以及插入于所述晶体管与所述额外晶体管之间且由两者共享的混合栅极电极。所述混合栅极电极包含上覆于所述晶体管的沟道结构的区、上覆于所述区且下伏于所述额外晶体管的额外沟道结构的额外区，以及插入于所述区与所述额外区之间的另一区。所述区具有第一材料组成。所述额外区具有不同于所述区的第一材料组成的第二材料组成。

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摘要：本发明公开了一种集成半导体器件及其制作方法，属于半导体技术领域，所述集成半导体器件包括：衬底，且所述衬底包括第一区域和第二区域；栅极介质层，设置在所述衬底上；多个金属硅化物栅极，设置在所述栅极介质层上，所述金属硅化物栅极与所述栅极介质层的界面处设置有掺杂离子；第一重掺杂区，设置在所述第一区域上所述金属硅化物栅极的两侧；以及第二重掺杂区，设置在所述第二区域上所述金属硅化物栅极的两侧，且所述第一重掺杂区和所述第二重掺杂区的掺杂类型相反。通过本发明提供的一种集成半导体器件及其制作方法，简化制作工艺，提高集成半导体器件的性能。

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摘要：在实施例中，器件包括：栅极结构，位于衬底上方；栅极间隔件，与栅极结构相邻；源极/漏极区域，与栅极间隔件相邻；第一层间电介质(ILD)，位于源极/漏极区域上，第一ILD具有第一杂质浓度；以及第二ILD，位于第一ILD上，第二ILD具有第二杂质浓度，第二浓度小于第一浓度，第二ILD、栅极间隔件和栅极结构的顶面共面；以及源极/漏极接触件，延伸穿过第二ILD和第一ILD，源极/漏极接触件耦接至源极/漏极区域。本申请的实施例还涉及半导体器件和形成半导体器件的方法。

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申请日： 2023-02-28 - 公布日： 2023-09-12 - 主分类号： H01L27/092
摘要：提供了其中具有异构器件的集成电路及其设计方法。一种集成电路包括：(i)第一晶体管，所述第一晶体管具有在第一方向上延伸的第一栅极、第一漏极和在垂直于所述第一方向的第二方向上与所述第一漏极分开的第一源极；(ii)第二晶体管，所述第二晶体管具有在所述第一方向和所述第二方向中的一个方向上延伸的第二栅极、第二漏极和在垂直于所述第一方向和所述第二方向的第三方向上与所述第二漏极分开的第二源极；以及(iii)第一连接结构，所述第一连接结构将所述第一晶体管与所述第二晶体管电连接，并且包括在所述第一晶体管与所述第二晶体管之间沿所述第一方向延伸的图案。

一种纵向堆叠的传输门集成电路结构-202310686187.4
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摘要：该发明公开了一种纵向堆叠的传输门集成电路结构，涉及微电子技术和集成电路(IC)领域。基于与传统IC中MOSFET不同的器件物理原理，该发明提出一种纵向堆叠的传输门集成电路结构。该结构可以提高IC的集成度、显著缩短沟道长度、提高器件沟道宽长比调整的灵活性，节约芯片面积。

VFET接触体形成-202180083336.7
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申请日： 2021-12-03 - 公布日： 2023-09-12 - 主分类号： H01L27/092
摘要：本发明的实施例可以包括垂直场效应晶体管(VFET)结构，以及制造该结构的方法，该结构具有第一VFET和第二VFET。第一VFET可以包括在第一源极/漏极外延体(200)和接触体(280)之间的单个衬垫(260)。第二VFET可以包括在第二源极/漏极外延体(225)和接触体(280)之间的两个衬垫(260)。这可以使不同的VFET器件具有适当的接触衬垫匹配。

半导体器件及其制造方法-202310548593.4
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申请日： 2023-05-16 - 公布日： 2023-09-12 - 主分类号： H01L27/092
摘要：本发明的实施例提供了一种器件，包括衬底，以及衬底中的第一阱区，第二阱区和伪区，其中伪区是位于第一阱区和第二阱区之间的非功能区。第一阱区被配置为接收第一电压，第二阱区被配置为接收不同于第一电压的第二电压。该器件还包括有源区，该有源区延伸穿过第一阱区的至少部分和伪区的至少部分，以及位于伪区且在第一栅极结构和第二栅极结构之间的至少一个隔离结构，第一栅极结构在该至少一个隔离结构的一侧的伪区中的有源区上方延伸，第二栅极结构在该至少一个隔离结构的另一侧。本发明的实施例还提供了一种制造半导体器件的方法。

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发明人：孔贞顺;姜明吉;白尚训 -专利权人：三星电子株式会社
申请日： 2023-02-20 - 公布日： 2023-09-12 - 主分类号： H01L27/092
摘要：公开了一种半导体装置。所述半导体装置包括：基底，包括基底上的N堆叠单元、缓冲单元和M堆叠单元，缓冲单元在N堆叠单元与M堆叠单元之间；有源图案，从N堆叠单元经由缓冲单元延伸到M堆叠单元；N堆叠沟道图案，在N堆叠单元的有源图案上；M堆叠沟道图案，在M堆叠单元的有源图案上；虚设沟道图案，在缓冲单元的有源图案上；N堆叠外延图案，在N堆叠沟道图案与虚设沟道图案之间；以及M堆叠外延图案，在M堆叠沟道图案与虚设沟道图案之间。N堆叠沟道图案包括堆叠的N个半导体图案。M堆叠沟道图案包括堆叠的M个半导体图案。N和M中的每个是2或更大的整数，并且M大于N。

包括具有可变宽度的有源图案的集成电路及其设计方法-202310190812.6
发明人：都桢湖;柳志秀;俞炫圭;张胤京;郑珉在 -专利权人：三星电子株式会社
申请日： 2023-03-01 - 公布日： 2023-09-12 - 主分类号： H01L27/092
摘要：一种集成电路可以包括：第一有源图案组，在第一行中沿第一方向延伸并且包括在第一方向上彼此重叠的多个有源图案，第一行沿第一方向延伸；以及多个栅电极，在第一行中沿垂直于第一方向的第二方向延伸，其中，第一有源图案组中的在第一方向上彼此相邻的两个有源图案可以在第二方向上具有相同的宽度，或在第二方向上具有相差第一偏移量或第二偏移量的宽度。

半导体结构及其制备方法-202310871252.0
发明人：张圆喜 -专利权人：长鑫科技集团股份有限公司
申请日： 2023-07-14 - 公布日： 2023-09-08 - 主分类号： H01L27/092
摘要：本公开提供一种半导体结构及其制备方法。该方法包括：提供衬底，衬底包括NMOS区域和PMOS区域；在NMOS区域和PMOS区域外延生长单晶硅层；在单晶硅层上外延生长第一硅锗层；去除位于NMOS区域的第一硅锗层，露出单晶硅层；在NMOS区域中露出的单晶硅层上形成第一氧化物层，第一氧化物层的厚度与位于PMOS区域的第一硅锗层的厚度相同；对位于PMOS区域的第一硅锗层进行氧化处理，使位于PMOS区域的第一硅锗层转化为第二氧化物层，位于PMOS区域的单晶硅层转化为第二硅锗层；在位于NMOS区域的单晶硅层和位于PMOS区域的第二硅锗层之间以及衬底中形成沟槽隔离结构。本公开实施例的方法能够降低PMOS晶体管的阈值电压，并且避免在沟槽隔离结构的表面产生凹坑，提高半导体结构的电学性能。

半导体装置及方法-202310523572.7
发明人：马少阳;温政彦;舒丽丽;李啟弘;杨育佳 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-05-10 - 公布日： 2023-09-08 - 主分类号： H01L27/092
摘要：一种半导体装置包含在源极/漏极区中的晶种层以及提供形成的方法。半导体装置可以包含在基材上方的多个纳米结构、包围环绕多个纳米结构的栅极结构、相邻于多个纳米结构的源极/漏极区，以及在源极/漏极区和栅极结构之间的内间隔物。源极/漏极区可以包含多晶晶种层覆盖于多个纳米结构的侧壁和内间隔物的侧壁，以及晶种层上方的半导体层。半导体层可以具有比晶种层更高的掺杂物浓度。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]具有不同栅极电介质和功函数金属的纳米片晶体管有效

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