[发明专利]一种数字锁相放大器有效

专利信息
申请号: 201811526674.X 申请日: 2018-12-13
公开(公告)号: CN109660251B 公开(公告)日: 2023-08-25
发明(设计)人: 杜西亮;胡媛元;樊希壮 申请(专利权)人: 黑龙江大学
主分类号: H03L7/093 分类号: H03L7/093;H03L7/085
代理公司: 哈尔滨市阳光惠远知识产权代理有限公司 23211 代理人: 李恩庆
地址: 150080 黑龙*** 国省代码: 黑龙江;23
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摘要: 一种数字锁相放大器,属于信号探测放大设备技术领域。本发明解决了现有锁相放大器体积庞大、成本高、易受环境噪声干扰等问题。本发明使用两级运算放大器对待测信号进行放大,然后通过模数转换器将模拟信号转换为数字信号后送入ARM微处理器,与参考信号进行锁相放大的相关运算,经FIR低通滤波器后计算出待测信号幅值与相位差,以数字量或模拟量输出计算结果。本发明将传统的数字锁相放大器小型化、模块化,且该数字锁相放大器可以单独使用,也可以以模块的形式嵌入到任何测量系统中,具有应用范围广,使用方便的特点。此外,本发明的数字锁相放大器还具有低功耗、小体积、低成本特点。
搜索关键词: 一种 数字 放大器
【主权项】:
1.一种数字锁相放大器,其特征在于:包括模拟信号输入端口(1)、放大及滤波电路(2)、加法电路(3)、参考电压电路(4)、模数转换电路(5)、ARM微处理器(6)、参考信号输入端口(7)、外部驱动电路(8)和外部通讯接口电路(9),模拟信号输入端口(1)与放大及滤波电路(2)的输入端连接,放大及滤波电路(2)的输出端与加法电路(3)的输入端连接,加法电路(3)的输出端与模数转换电路(5)的输入端连接,模数转换电路(5)的输出端与ARM微处理器(6)的输入端连接,参考信号输入端口(7)与ARM微处理器的输入端连接,参考电压电路(4)的输出端与模数转换电路(5)的输入端连接,参考电压电路(4)的输出端与ARM微处理器(6)的输入端连接,ARM微处理器(6)的输出端与外部驱动电路(8)的输入端连接,ARM微处理器(6)的输出端与外部通讯接口电路(9)的输入端连接。
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  • 本发明公开了一种通信系统时钟分配管理电路,其包括:基础时钟分配管理电路和二次时钟分配管理电路,晶振时钟基准传送至基础时钟分配管理电路,经第一时钟扇出模块扇出多路时钟信号,分别供给二次时钟分配电路、核心处理器芯片、射频发射和接收模块;进入二次时钟分配电路的二次时钟参考信号经锁相环模块频率合成后由第二时钟扇出模块扇出多路时钟信号,每路时钟信号由外置分频器DIV生成高速采样信号,分别供给外部信号处理装置。本发明提出两级时钟分配管理方案,将时钟分配管理电路分为基础时钟分配管理电路和二次时钟分配管理电路,提高时钟信号的质量,进而优化通信系统的性能指标。
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  • 王锂;秦豪;魏志坤;季禹杰;陈凯 - 电子科技大学
  • 2021-12-17 - 2023-04-18 - H03L7/093
  • 本发明公开了一种减小锁相放大器输出信号波动率的方法,先通过锁相放大器中相移器对输入至锁相放大器的参考x1(k)进行相移处理,得到参考信号x2(k),再结合两路参考信号将待处理信号x(k)经过相敏检波输出VI(k)和VQ(k)两路信号,然后通过信号VI(k)和VQ(k)估计自适应延时的权重系数,并结合权重系数获取自适应延时后的两路输出信号,最后完成重建信号,从而减小锁相放大器输出信号的波动率。
  • 一种杂散优化电路及频率源-202211437997.8
  • 康园园 - 鹤壁天海电子信息系统有限公司
  • 2022-11-16 - 2023-04-07 - H03L7/093
  • 本申请公开了一种杂散优化电路及频率源,涉及电子技术领域。该杂散优化电路包括:第一滤波电路,其输入端用于接收频率源中鉴相器的输出信号,并对输出信号进行滤波处理;优化电路,其输入端与第一滤波电路的输出端连接,且其输出端用于与频率源中振荡电路连接,优化电路用于将滤波处理后的输出信号进行放大处理和/或将第一滤波电路与振荡电路进行隔离。通过上述电路,本申请能够对杂散进行优化,能够切断电压波动时纹波的闭环传递,从根源上消除杂散。
  • 能够改善时钟准确性的电路-201910652365.5
  • 林嘉亮 - 瑞昱半导体股份有限公司
  • 2019-07-19 - 2023-04-07 - H03L7/093
  • 本申请涉及一种能够改善时钟准确性的电路,包含:一第一加总网络,用来接收一第一正交时钟的一第一相位以及一第二相位,并输出一第二正交时钟的一第一相位;一第二加总网络,用来接收该第一正交时钟的该第二相位以及一第三相位,并输出该第二正交时钟的一第二相位;一第三加总网络,用来接收该第一正交时钟的该第三相位以及一第四相位,并输出该第二正交时钟的一第三相位;以及一第四加总网络,用来接收该第一正交时钟的该第四相位以及该第一相位,并输出该第二正交时钟的一第四相位。
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