[发明专利]数字锁相环电路及其方法在审
| 申请号： | 201510522469.6 | 申请日： | 2009-09-25 |
| 公开（公告）号： | CN105119598A | 公开（公告）日： | 2015-12-02 |
| 发明（设计）人： | 吴宜璋 | 申请（专利权）人： | 联发科技股份有限公司 |
| 主分类号： | H03L7/099 | 分类号： | H03L7/099 |
| 代理公司： | 北京万慧达知识产权代理有限公司 11111 | 代理人： | 戈晓美;白华胜 |
| 地址： | 中国台湾新竹科*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 本发明提出了一种数字锁相环电路及其方法。本发明的实施例的锁相环电路以数字相位延迟量化器取代模拟锁相环电路内的模拟电荷泵和相位频率检测器。因此，该内置的滤波器也可为尺寸紧密、高阶、高频宽和高衰减量的数字滤波器。该数字锁相环电路利用深亚微米工艺技术以达到高速、高分辨率、尺寸紧密和低功率消耗的优点。 | ||
| 搜索关键词： | 数字 锁相环 电路 及其 方法 | ||
【主权项】：
一种数字锁相环电路，包含：参考时钟产生器，用以提供参考时钟信号；数字滤波器，用以提供过滤的数字码；数字控制振荡器，耦合至该数字滤波器以接收该过滤的数字码并提供输出信号；分频器，耦合以接收该输出信号以提供分频信号；以及相位延迟量化器，耦合至该分频器、该参考时钟产生器和该数字滤波器，并操作以量化在该参考时钟信号和该分频信号之间的相位延迟，及根据来自该分频器和该参考时钟产生器的信号以提供数字码至该数字滤波器，该相位延迟量化器由多个内插延迟级所组成，每个延迟级均有内插功能。
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