[发明专利]静态随机存取存储器有效

申请号：	201510311537.4	申请日：	2015-06-09
公开（公告）号：	CN106298782B	公开（公告）日：	2020-05-22
发明（设计）人：	黄俊宪;郭有策;王淑如;洪裕祥;傅思逸;许智凯;郑志祥	申请（专利权）人：	联华电子股份有限公司
主分类号：	H01L27/11	分类号：	H01L27/11;H01L23/528
代理公司：	北京市柳沈律师事务所 11105	代理人：	陈小雯
地址：	中国台湾***	国省代码：	台湾;71
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摘要：	本发明公开一种静态随机存取存储器，包含多个静态随机存取存储器单元设于一基底上，其中各该静态随机存取存储器单元包含：至少一栅极结构设于该基底上，多个鳍状结构位于该基底上，其中各该鳍状结构的排列方向垂直于该栅极结构的排列方向，一第一层间介电层环绕该栅极结构，一第一接触插塞设于该第一层间介电层中，其中该第一接触插塞为长条形，且同时接触两个该鳍状结构，以及一第二层间介电层设于该第一层间介电层上。
搜索关键词：	静态随机存取存储器
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【主权项】：

一种静态随机存取存储器，包含：多个静态随机存取存储器单元设于一基底上，其中各该静态随机存取存储器单元包含：至少一栅极结构，设于该基底上；多个鳍状结构，位于该基底上，其中各该鳍状结构的排列方向垂直于该栅极结构的排列方向；第一层间介电层，环绕该栅极结构；第一接触插塞，设于该第一层间介电层中，其中该第一接触插塞为长条形，且同时接触两个该鳍状结构；以及第二层间介电层，设于该第一层间介电层上。

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摘要：本发明公开一种静态随机存取存储器的布局图案，至少包含一第一上拉元件、一第二上拉元件、一第一下拉元件、一第二下拉元件、一第一存取元件、一第二存取元件、一第三存取元件以及一第四存取元件位于一基底上，多个鳍状结构位于基底上，至少包含有一至少一第一鳍状结构与至少一第二鳍状结构，一阶梯状栅极结构，该阶梯状栅极结构包含有一第一部分、一第二部分以及一连接该第一部分与该第二部分的桥接部分，以及一第一延伸接触结构，横跨于该至少一第一鳍状结构与该至少一第二鳍状结构。

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摘要：一种存储器件包括包含第一漏极/源极端子的第一晶体管和包含第一栅极端子的第二晶体管。第一导电路径电连接在第一漏极/源极端子和第一栅极端子之间。第一导电路径包括电连接在第一漏极/源极端子和第一导电层的第一轨道之间的第一导电通孔，以及电连接在第一导电层的第一轨道和第二导电层的第一轨道之间的第二导电通孔。本发明的实施例还提供了连接静态随机存取存储器中的晶体管的方法。

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摘要：一种半导体结构的形成方法，包括：提供衬底，衬底包括第一区；在第一区上形成半导体材料膜；在半导体材料膜上形成第一图形化层；以第一图形化层为掩膜，对半导体材料膜进行改性处理，形成改性层；采用刻蚀工艺去除改性层，在第一区上形成若干浮栅结构，且刻蚀工艺对改性层的刻蚀速率大于对半导体材料膜的刻蚀速率。由于刻蚀工艺对改性层的刻蚀速率大于对半导体材料膜的刻蚀速率，因此能够有效减少刻蚀去除改性层的刻蚀时间，进而能够减小刻蚀工艺横向对半导体材料膜的刻蚀，使得后续形成的浮栅结构的宽度增加。当浮栅结构的宽度增加时，会增大所述浮栅结构的电容值，进而增大所述浮栅结构的开启电压，使得最终形成的半导体结构的性能提升。

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摘要：提供了一种半导体装置。所述半导体装置包括：第一有源图案，位于基底上；位于第一有源图案上的一对第一源极/漏极图案以及位于所述一对第一源极/漏极图案之间的第一沟道图案，其中，第一沟道图案包括彼此堆叠并间隔开的多个半导体图案；第一栅电极，位于第一沟道图案上；第一栅极切割图案，与第一沟道图案相邻并且穿透第一栅电极；以及第一残留图案，位于第一栅极切割图案与第一沟道图案之间。第一残留图案覆盖第一沟道图案的所述多个半导体图案中的至少一个半导体图案的最外面的侧壁。第一栅电极包括在第一栅电极的上部分上的与第一残留图案竖直叠置的第一延伸部。

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摘要：本发明提供一种静态随机存储器的形成方法，通过利用图形化的第一硬掩膜层和图形化的第二硬掩膜层为掩膜刻蚀栅极材料层，可以将图形化的第一硬掩膜层中的第一掩膜图形以及将图形化的第二硬掩膜层中的第二掩膜图形和第三掩膜图形转移到栅极材料层中，由此在第一图形区、第二图形区和第三图形区形成宽度不同的栅极，其中，第一图形区的栅极的宽度与第一掩膜图形的宽度相同，第二图形区的栅极的宽度与第二掩膜图形的宽度相同，第三图形区的栅极的宽度与第三掩膜图形的宽度相同，从而实现在不同的区域放置不同尺寸的栅极的工艺需求，减少静态随机存储器中的冗余模块的数量，从而减少冗余模块占用的面积。

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摘要：本公开提出一种集成电路(IC)结构布局以提高存储器阵列的效能，例如静态随机存取存储器(SRAM)。示例性IC装置包括SRAM单元和电性耦接至SRAM单元的互连结构。互连结构包括电性耦接至SRAM单元的第一金属层，第一金属层包括位元线、具有第一电压的第一电压线、字元线着陆垫以及具有与第一电压不同的第二电压的第二电压线。第一电压线与位元线相邻。字元线着陆垫与第一电压线相邻。第二电压线与字元线着陆垫相邻。第二金属层设置在第一金属层上方。第二金属层包括电性耦接至字元线着陆垫的字元线。

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申请日： 2022-02-25 - 公布日： 2022-09-30 - 主分类号： H01L27/11
摘要：本发明涉及八晶体管静态随机存取存储单元，公开一种存储结构实施例，包括存储单元，特别是具有高装置密度和对称性的八晶体管(8T)静态随机存取存储(SRAM)单元。在8T SRAM单元中，隔离区域横向位于两个半导体主体间。四个栅极结构穿过半导体主体。在一个半导体主体上有四个p型晶体管，包括两个p型通栅晶体管和在p型通栅晶体管间的两个上拉晶体管。另一个上有四个n型晶体管，包括两个n型通栅晶体管和在n型通栅晶体管间的两个下拉晶体管。不同半导体主体上相邻的p型和n型晶体管共享栅极结构。各种互连(包括但不限于硅化物电桥和/或接触带)提供使8T SRAM单元运行和将8T SRAM单元并入此类单元阵列所需的内部和电性连接。

半导体存储装置-202180013655.0
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申请日： 2021-02-03 - 公布日： 2022-09-16 - 主分类号： H01L27/11
摘要：纳米片(21～23)沿X方向按照纳米片(21～23)的顺序排列而成。纳米片(24～26)沿X方向按照纳米片(24～26)的顺序排列而成。在埋入式布线层中，在俯视时在纳米片(22)与纳米片(25)之间形成有电源布线(11)。纳米片(22)的X方向上的一侧即第一侧的面从栅极布线(32)露出。纳米片(25)的X方向上的另一侧即第二侧的面从栅极布线(35)露出。

一种半导体结构及其形成方法、以及SRAM-201810589784.4
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申请日： 2018-06-08 - 公布日： 2022-09-13 - 主分类号： H01L27/11
摘要：一种半导体结构及其形成方法、以及SRAM，所述方法包括：形成基底，基底包括衬底以及位于衬底上多个鳍部，衬底包括用于形成第一上拉晶体管的第一PMOS区以及用于形成第二上拉晶体管的第二PMOS区，位于第一PMOS区衬底上的鳍部为第一鳍部，位于第二PMOS区衬底上的鳍部为第二鳍部，位于第一PMOS区和第二PMOS区交界处衬底上的鳍部为第三鳍部；形成横跨第一鳍部的第一栅极结构以及横跨第二鳍部的第二栅极结构；在第一栅极结构两侧的第一鳍部内形成第一掺杂外延层，在第二栅极结构两侧的第二鳍部内形成第二掺杂外延层。本发明通过在第一鳍部与第二鳍部之间形成第三鳍部，避免了第一掺杂外延层和第二掺杂外延层发生桥接的问题。

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摘要：本发明提供一种SRAM及其制作方法，对应多晶硅层中的间隙的开口图形，经光阻层、SHB层和ODL层叠加而成的多层膜层结构传递到硬掩模层，多层膜层结构依次传递图形及尺寸，提高开口图形的解析度和保真度。实现间隙对应的开口图形的关键尺寸的精确控制，从而能对间隙的关键尺寸进行精确控制。以硬掩模层为掩膜干法刻蚀多晶硅层，在多晶硅层中形成间隙，得到栅极。多晶硅层图形规则，避免过多刻蚀形成较尖形状；而且以硬掩模层为掩膜干法刻蚀多晶硅层，有硬掩模层的保护以及多晶硅层图形规则的情况下，避免了STI经湿法刻蚀造成深度方向的凹陷。降低了SRAM的阈值电压波动范围以及失调电压，提高了良率。

使用3D晶体管堆叠体之间的连接来制作六晶体管SRAM单元的方法-202080090747.4
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申请日： 2020-11-10 - 公布日： 2022-08-12 - 主分类号： H01L27/11
摘要：披露一种制作半导体器件的方法，该方法包括：在衬底上形成第一晶体管结构的第一堆叠体；以及在该衬底上与该第一堆叠体相邻地形成第二晶体管结构的第二堆叠体。与该第一堆叠体相邻地形成该第二堆叠体，使得在该第一堆叠体的一端处的经堆叠S/D区面对在该第二堆叠体的一端处的相应堆叠S/D区。通过形成连接结构来连接该第一堆叠体和该第二堆叠体的第一对面对的S/D区，该连接结构在水平方向上延伸以将该第一对面对的S/D区彼此物理连接。将该第一堆叠体和该第二堆叠体的第二对面对的S/D区维持为彼此物理分离的一对分离的面对的S/D区。将第一金属互连结构和第二金属互连结构连接到该第二对面对的S/D区中的相应S/D区。

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摘要：用于核心(逻辑)器件和SRAM器件的共同优化的结构和方法包括具有逻辑部分和存储器部分的半导体器件。在一些实施例中，逻辑器件设置在逻辑部分内。在一些情况下，逻辑器件包括单鳍N型FinFET和单鳍P型FinFET。在一些示例中，静态随机存取存储器(SRAM)器件设置在存储器部分内。SRAM器件包括设置在两个P阱区域之间的N阱区域，其中两个P阱区域包括N型FinFET传输门(PG)晶体管和N型FinFET下拉(PD)晶体管，并且其中N阱区域包括P型FinFET上拉(PU)晶体管。本发明的实施例还涉及半导体器件和电路。

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摘要：本文公开了用于改进存储器阵列(诸如静态随机存取存储器阵列)的性能的阱拾取区域。示例性集成电路(IC)器件包括：电路区域；第一阱拾取(WPU)区域；第一阱，在电路区域中沿第一方向纵向定向并且延伸到第一WPU区域中，第一阱具有第一导电类型；以及第二阱，在电路区域中沿第一方向纵向延伸并且延伸到第一WPU区域中，第二阱具有不同于第一导电类型的第二导电类型，其中，第一阱具有位于电路区域中的第一部分和位于第一WPU区域中的第二部分，并且第一阱的第二部分的宽度大于沿垂直于第一方向的第二方向的第一阱的第一部分的宽度。本发明的实施例还涉及半导体器件、存储器宏和静态随机存取存储器阵列的布局。

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申请日： 2021-12-14 - 公布日： 2022-07-29 - 主分类号： H01L27/11
摘要：提供了一种半导体器件及其制造方法。该半导体器件包括静态随机存取存储器(SRAM)，其包括设置在第一层和第二层中的多个晶体管。第一层包括在多个晶体管当中的第一晶体管的第一共享栅极和第二晶体管的第二共享栅极。第二层设置在第一层上方并且包括在多个晶体管当中的第三晶体管的第三共享栅极和第四晶体管的第四共享栅极。第三共享栅极设置在第一共享栅极上方，第四共享栅极设置在第二共享栅极上方。SRAM进一步包括第一共享接触、第二共享接触、连接第四共享栅极和第一共享接触的第一交叉联接接触、以及连接第三共享栅极和第二共享接触的第二交叉联接接触。

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摘要：本发明提供一种半导体器件。本发明基于想要有效利用通过因FINFET的微型化而能够存在的第0布线层(M0)在第3布线层(M3)产生的空间的基本思想，在第3布线层产生的空间配置辅助线(AL)，使该辅助线(AL)与字线(WL)电连接。由此，实现基于字线电压的上升时间受到字线的布线电阻的影响很大这一新见解的对策(研究)，由此能够实现使用了FINFET的SRAM的高速动作。

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摘要：一种半导体结构，包含基板以及第一、第二SRAM单元。每一第一SRAM单元包含两个第一p型FinFET与四个第一n型FinFET。每一第一p型以及第一n型FinFET包含在单一半导体鳍片中的通道。第一SRAM单元具有第一X间距以及第一Y间距。每一第二SRAM单元包含两个第二p型FinFET与四个第二n型FinFET。每一第二p型FinFET包含在单一半导体鳍片中的通道。每一第二n型FinFET包含在多个半导体鳍片中的通道。第二SRAM单元具有第二X间距以及第二Y间距。第一p型FinFET的源极/漏极区域相较于第二p型FinFET的源极/漏极区域具有更高的硼掺杂物浓度。第二X间距对第一X间距的比值在1.1至1.5的范围内。

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摘要：一种半导体器件及其形成方法，包括：提供基底，基底包括第一区、第二区和第三区，第二区位于第一区和第三区之间，第二区与第一区和第三区相邻；第一区基底内具有第一掺杂层，第三区基底内具有第二掺杂层，第一掺杂层和第二掺杂层相邻；在基底上形成覆盖第一掺杂层和第二掺杂层的介质层；在第二区的介质层上形成第一掩膜层和第二掩膜层，第二掩膜层覆盖第一掩膜层侧壁；以第一掩膜层和第二掩膜层为掩膜刻蚀第一区和第三区的介质层，形成第一沟槽，所述第一沟槽暴露出第一掺杂层和第二掺杂层；之后，去除第一掩膜层；去除第一掩膜层后，以第二掩膜层为掩膜刻蚀第二区的介质层，在第二区的介质层内形成第二沟槽。所述方法提高了半导体器件的性能。

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摘要：本发明公开一种静态随机存取存储器的布局图案及其形成方法，其中该静态随机存取存储器的布局图案至少包含一基底，多条鳍状结构位于该基底上，多条栅极结构位于该基底上并且跨越该多条鳍状结构，以组成多个晶体管分布于该基底上，其中该多个晶体管包含，一第一上拉晶体管(PU1)、一第一下拉晶体管(PD1)、一第二上拉晶体管(PU2)、一第二下拉晶体管(PD2)、一第一存取晶体管(PG1)、一第二存取晶体管(PG2)、一第一读取晶体管(RPD)与一第二读取晶体管(RPG)，以及一增设鳍状结构，其中该增设鳍状结构位于该第一存取晶体管(PG1)的该鳍状结构与该第二读取晶体管(RPG)的该鳍状结构之间。

半导体器件及其形成方法-201810729569.X
发明人：周飞 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2018-07-05 - 公布日： 2022-07-05 - 主分类号： H01L27/11
摘要：一种半导体器件及其形成方法，其中半导体器件包括：半导体衬底，所述半导体衬底包括第一区域，所述第一区域包括第一中间区和第一边缘区，所述第一边缘区与第一中间区相邻，且所述第一边缘区围绕所述第一中间区，所述第一中间区半导体衬底表面高于第一边缘区半导体衬底表面；位于第一区域中间区半导体衬底表面的多个分立的第一鳍部；位于半导体衬底第一中间区和第二中间区表面的隔离结构，所述隔离结构表面平坦，且覆盖第一鳍部部分侧壁表面。所述半导体器件的自发热效应较小，性能得到提高。

半导体元件与半导体装置-201810005924.9
发明人：黄俊宪;龙镜丞;郭有策;陈昌宏;王淑如;李伟齐;曾俊砚 -专利权人：蓝枪半导体有限责任公司
申请日： 2018-01-03 - 公布日： 2022-07-05 - 主分类号： H01L27/11
摘要：本发明公开一种半导体元件与半导体装置。该半导体元件包括第一电路结构与第二电路结构。第一电路结构具有第一线端。第二电路结构具有第二线端。所述第一线端与所述第二线端是形成在第一电路层，但是以一个间距分离。导电结构形成在位于所述第一电路层的上方或是下方的第二电路层中，电连接所述第一线端与所述第二线端。

半导体器件-201610947452.X
发明人：山本芳树 -专利权人：瑞萨电子株式会社
申请日： 2016-10-26 - 公布日： 2022-07-01 - 主分类号： H01L27/11
摘要：本公开涉及功耗降低的半导体器件。该器件包括：n型阱区域，位于半导体主体的主面之上；元件隔离区域，位于主表面之上；第一和第二有源区域，位于n型阱区域中并且被元件隔离区域环绕；绝缘膜，位于第一有源区域中的主表面之上；半导体层，位于绝缘膜之上；栅电极层，通过栅极绝缘膜位于半导体层之上；p型源极和漏极区域，在栅电极层的两个端部处形成在半导体层中；伪栅电极层，通过栅极绝缘膜位于半导体层之上；n型半导体区域，位于第二有源区域中的n型阱区域表面之上；以及电源布线，与n型半导体区域耦合。伪栅电极层电浮置。

具有带单元的半导体器件-201910437872.7
发明人：罗国鸿;张峰铭;郭盈秀;王屏薇 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-05-24 - 公布日： 2022-06-28 - 主分类号： H01L27/11
摘要：提供了具有带单元的半导体器件，半导体器件包括第一阱，具有第一导电类型并且沿着第一方向延伸；第二阱和第三阱，具有第二导电类型并且在第二方向上设置在第一阱的相对侧上；位单元的第一阵列和位单元的第二阵列，设置在第一阱至第三阱上方；带单元，设置在第一阱至第三阱上并且设置在第一阵列和第二阵列之间，包括第一阱拾取区域和第二阱拾取区域，具有第一带电类型，设置在第一阱上，在第一方向上彼此分隔开，以及第三阱拾取区域和第四阱拾取区域，具有第二导电类型并且分别设置在第二阱和第三阱上；第一导电图案和第二导电图案，分别电连接至第一阱拾取区域和第二阱拾取区域；以及第三导电图案，电连接至第三阱拾取区域和第四阱拾取区域。

堆叠的垂直晶体管存储器单元-202080076297.3
发明人：张辰;山下典洪;程慷果;吴恒 -专利权人：国际商业机器公司
申请日： 2020-10-16 - 公布日： 2022-06-17 - 主分类号： H01L27/11
摘要：一种半导体器件，包括堆叠的晶体管存储器单元。所述堆叠的晶体管存储器单元包括含有多个底部晶体管的底部层级，所述多个底部晶体管包括至少一个非浮置晶体管和至少一个浮置晶体管。所述至少一个浮置晶体管具有与所述堆叠的晶体管存储器单元的其他晶体管电断开的至少一个端子。所述堆叠的晶体管存储器单元还包括含有至少一个顶部晶体管的顶部层级，以及交叉耦合部，所述交叉耦合部包括外延区域(epi)连接部和在所述顶部层级与所述底部层级之间的和栅极到epi连接部。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]静态随机存取存储器有效

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