[发明专利]能执行高速写入操作的半导体存储装置

说明书

本发明是关于半导体存储器，尤其是关于同步半导体存储器的写入控制的一项发明。

通常，为配合中央处理器(CPU)速度的提高，有必要实现半导体存储器的高速读出和写入操作。为实现半导体存储器的高速读出和写入操作。日本专利公开(JP-A)在文件(特许公开·昭和61-148692，即148692/1986)中揭示了一个传统的半导体存储器，并将其作为第一种传统的半导体存储器。这第一类传统的半导体存储器具有一个内部管线结构。这第一类通用半导体存储器在读出操作时将一个地址访问路径分为多个阶段，以时间分割的方式来实现读出操作，以缩短一个周期的时间。在写入操作时，在一个缩短的周期时间内在读出放大器中写入数据是必要的。

日本专利公开(JP-A)在文件(特许公开·平1-137492，即137492/1989)中透露了另一个传统半导体存储器，并将其作为第二类传统半导体存储器。为缩短一个写入周期的时间，第二类传统半导体存储器包括多个并行的缓冲器。这些缓冲器分别由不同的定时控制来操作，以便再将这些缓冲器的输出传递出去。

然而，正象后面将要描述的那样，实现第一类和第二类传统半导体存储器的高速写入操作都是困难的。

因此，本项发明的一个目的是提供一个能够实现高速写入操作的半导体存储器。

本项发明的其他目的将随着叙述的深入而一目了然。

在对本发明要点的叙述中可以理解，半导体存储器是由大量的存储单元构成的，而在所述的存储单元中的一个特定单元里写入数据是按照写入地址进行的。

根据本发明，半导体存储器包括(A)控制信号发生器，用于在同步信号的基础上生成多个控制信号，而所述的控制信号相互间的相位不同，(B)列选择信号发生器，用于由所述的写入地址和控制信号来生成多个列选择信号，(C)锁存装置，用于与所述控制信号同步地锁存所述数据并作为被锁存的数据，(D)写入总线，将被锁存的数据提供给所述的存储单元，以及(E)写入器，根据所述的列选择信号将所存的数据写入所述的特定单元中的写入总线。

图1是一个第一类传统半导体存储器的电路图；

图2是用于描述图1所示的第一类传统半导体存储器操作的波形图；

图3是一个第二类传统半导体存储器的电路图；

图4是用于描述图3所示的第二类传统半导体存储器操作的波形图；

图5是作为本发明的一个最佳实施例的一个半导体存储器的电路图；

图6是在图5所示的半导体存储器中所用的一个控制信号生成电路的实例的电路图；

图7是用于描述图5所示的半导体存储器的操作的波形图。

图8是图5所示半导体存储器所用的列选择信号发生器的一个例子的电路图；

图9是描述半导体存储器操作的波形图，该半导体存储器具有图8中所示的列选择信号发生电路。

参见图1，首先叙述第一类传统半导体存储器，以促进对本发明的理解。图示的半导体存储器100包括第O到第J个输入级1-O至1-J，这里J代表一个正整数。该半导体存储器还包括一个YSW选择电路2，一个锁存信号发生电路40，一个附加的输入级5，一个数据输入缓冲器6，一个锁存器电路8，和多个位线对BLT/N。

第j个输入级1-j与第j个地址终端Aj连接，以接收第j个外部地址Aj，这里，j在O与J之间变化。对于输入级和地址终端而言均是如此。依据第j个外部地址Aj，第j个输入级输出第j个地址Yj。接收第j个地址Yj之后，YSW选择电路2产生第j个YSW选择信号，以便选择第j个列线YSW。锁存信号发生电路40接收同步信号Q后，输出锁存信号Q′。附加的输入级5经由DQ端接收数据后，向数据输入缓冲器6传送。数据输入缓冲器6将该数据缓冲后作为写入数据输出到数据传输线BUS。锁存电路8依据锁存信号Q′将写入数据作为锁存数据锁存起来，然后将其输出到写总线对WBUST/N上去。每个位线对BLT/N有一个读出放大器SA,SA通过列选择线YSW中的一个与总线对WBUST/N连接。而且，每个位线对BLT/N均与一个配有一个晶体管和一个电容器的存储单元MC连接。

参见图2和图1，假定正整数为3。而且，假定YSW选择电路2依据外部地址AO、AO+1、AO+2、和AO+3分别选择了列选择线YSWi、YSWi+1、YSWi+2和YSWi+3。